• Journal of Astronomy and Space Sciences
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• 제33권3호
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• pp.229-236
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• 2016

We present proton-induced single event effects (SEEs) and γ-ray-induced total ionizing dose (TID) data for 1 Gbit lowpower double data rate synchronous dynamic random access memory (LPDDR SDRAM) fabricated on a 5 μm epitaxial layer (54 nm complementary metal-oxide-semiconductor (CMOS) technology). We compare our radiation tolerance data for LPDDR SDRAM with those of general DDR SDRAM. The data confirms that our devices under test (DUTs) are potential candidates for space flight applications.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권4호
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• pp.415-420
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• 2010

보안을 위한 암호 키는 진난수 발생기를 사용하여 만들어야 한다. 진난수 발생기는 상태 예측이 거의 불가능한 혼란 진원지에서 초기값을 추출하여 비가역적 해시 알고리즘을 적용해 난수를 만들어 낸다. DRAM 접근 대기 시간(latency)에도 불규칙성이 존재하여 혼란 진원지 역할을 할 수 있음이 알려져 있는데, 요즘 널리 사용되는 동기식 DRAM (SDRAM)을 장착한 시스템에서는 접근 대기 시간의 불규칙성이 잘 노출되지 않으며, 난수 비트 패턴의 뭉침 현상이 심해진다. 이 문제를 xor 연산을 사용하여 해결하였다. 이 방법으로 만든 난수를 통계학적으로 평가하여 진난수에 필적하는 품질을 확인하였다. 이와 같은 난수 발생 방법의 성능은 100 Kbits/sec 수준이며, 별도의 장치나 회로를 요구하지 않아 DRAM을 장착하고 있는 여러 형태의 컴퓨터 장비에서 사용 가능하다.

• 전자공학회논문지C
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• 제34C권4호
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• pp.16-25
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• 1997

This paper shows a SDRAM opeating in 200MHz clock cycle which it use data interleave and pipelining for high speed operation. We proposed NdC (Negative DEaly circuit) to improve clock to access time(tAC) characteristics, also we proposed low power WL(wordline)driver circit and high efficiency VPP charge-pump circit. Our all circuits has been fabricated using 0.4um CMOS process, and the measured maximum speed is 200Mbytes/s in LvTTL interface.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.753-756
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• 1999

In this research we designed and synthesized an effective Synchronous DRAM controller for Interleaved Column Mode Access with VHDL. When target device was ALTERA CPLD MA$\times$712 105 logic cells were used. The result of the simulation at 66MHz clock operation, the clock-to-output time t$_{co}$ was 4.5㎱ and the SDRAM controller was in good working order.r. good working order.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 춘계학술발표대회
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• pp.765-768
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• 2004

본 논문에서는 2차원 동영상을 SDRAM을 이용하여 실시간 3 차원 입체영상으로 변환하는 장치를 설계 및 구현하였다. 2차원 동영상에서 운동시차를 추출하여 서로 다른 원근 깊이를 갖는 입체영상을 실시간으로 생성하여 기존의 실시간 입체영상 변환기에서 물체의 운동방향과 속도에 제한은 받는 단점을 개선하였다. 본 논문에서는 깊이의 지각요인을 소개하고 기존 실시간 변환방법과 제안한 입체영상 변환 방법의 원리에 대해 설명하였다. 그리고 실시간 영상 처리를 위해 설계한 SDRAM 컨트롤러와 구현한 변환기의 성능을 기술한다.

• 한국항행학회논문지
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• 제15권6호
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• pp.1104-1110
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• 2011

현재의 반도체 검사장비는 테스트 패턴 프로그램을 위한 메모리로 시스템 설계가 간단하고 리프레시가 필요 없는 SRAM(static random access memory) 모듈을 채용하고 있다. 그러나 SRAM 모듈을 이용한 시스템 구성은 용량이 커질수록 장비의 부피가 증가하기 때문에 메모리 대용량화 및 장비의 소형화에 걸림돌이 되고 있다. DRAM(dynamic random access memory)을 이용하여 반도체 검사 장비를 제작할 경우 SRAM 보다 비용과 장비의 면적이 줄어드는 장점이 있지만 DRAM의 특성 상 메모리 셀 리프레시가 필요하여 정시성을 보장해야 하는 문제가 있다. 따라서 본 논문에서는 이러한 문제를 해결하기 위해 DDR2 SDRAM(double data rate synchronous dynamic random access memory)을 이용한 비메모리 검사장비에서 정시성을 보장해 주는 알고리즘을 제안하고 알고리즘을 이용한 메모리 컨트롤러를 개발하였다. 그 결과, DDR2 SDRAM을 이용할 경우 SRAM을 이용할 때 보다 가격과 면적이 줄어들어 가격측면에서는 13.5배 그리고 면적측면에서는 5.3배 이득이 있음을 확인하였다.

• 대한임베디드공학회논문지
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• 제13권5호
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• pp.253-259
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• 2018

Recently, small satellite industries are rapidly changing. Demand for high performance small satellites is increasing with the expansion of Earth Observation Satellite market. A next-generation small satellites require a higher resolution image storage capacity than before. However, there is a problem that the HW configuration of the existing small satellite image storage device could not meet these requirements. The conventional data storing system uses SDRAM to store image data taken from satellites. When SDRAM is used in small satellite platform of a next generation, there is a problem that the cost of physical space is eight times higher and satellite price is two times higher than NAND Flash. Using the same satellite hardware configuration for next-generation satellites will increase the satellite volume to meet hardware requirements. Additional cost is required for structural design, environmental testing, and satellite launch due to increasing volume. Therefore, in order to construct a low-cost, high-efficiency system. This paper shows a next-generation solid state recorder unit (SSRU) using MRAM and NAND Flash instead of SDRAM. As a result of this research, next generation small satellite retain a storage size and weight and improves the data storage space by 15 times and the storage speed by 4.5 times compare to conventional design. Also reduced energy consumption by 96% compared to SDRAM based storage devices.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.136-139
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• 2011

현재의 반도체 검사장비는 테스트 패턴 프로그램을 위한 메모리로 시스템 설계가 간단하고 리프레시가 필요 없는 SRAM(static random access memory) 모듈을 채용하고 있다. 그러나 SRAM 모듈을 이용한 시스템 구성은 용량이 커질수록 장비의 부피가 증가하기 때문에 메모리 대용량화 및 장비의 소형화에 걸림돌이 되고 있다. DRAM(dynamic random access memory)을 이용하여 반도체 검사 장비를 제작할 경우 SRAM 보다 비용과 장비의 면적이 줄어드는 장점이 있지만 DRAM의 특성 상메모리 셀 리프레시가 필요하여 정시성을 보장해야 하는 문제가 있다. 따라서 본 논문에서는 이러한 문제를 해결하기 위해 DDR2 SDRAM(double data rate synchronous dynamic random access memory)을 이용한 비메모리 검사장비에서 정시성을 보장해 주는 알고리즘을 제안하고 알고리즘을 이용한 메모리 컨트롤러를 제작하였다.

• 한국우주과학회:학술대회논문집(한국우주과학회보)
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• 한국우주과학회 2003년도 한국우주과학회보 제12권2호
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• pp.60-60
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• 2003

과학위성 1호에는 원자외선 분광기를 포함한 다섯 개의 탑재체가 있다. MMS(Mass Memory System)는 이들 탑재체가 수집한 데이터를 대용량 메모리에 저장한 후 지상국으로 보내는 역할을 하며 우주방사선에 의한 메모리 데이터의 오류와 무선 채널을 통한 Downlink 상에서 발생하는 오류를 최소화하기 위해서 소프트웨어적으로 에러를 정정할 수 있는 Reed-Solomon Code를 사용 하였다. 탑재체의 데이터를 저장하기 위한 대용량 메모리는 총 2Gbits로써 8M SRAM, 64M SDRAM, 256M SDRAM의 세 가지로 구성되어 있으며 메모리 여러 개를 하나의 모듈로 만들고 이 모듈이 층으로 쌓여서 MMS에 탑재되어 있다. SRAM에 비해서 집적도가 매우 높은 SDRAM은 공간을 적게 차지하는 장점은 있지만 우주용이 아니므로 그 안정성을 보장할 수 없으므로 우리별 3호에서 성능이 입증된 SRAM과 같이 탑재되었다. 본 연구에서는 MMS의 구조, 동작모드, Spec 및 연구 개발 내용을 소개한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.351-355
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• 1999

The amount of data stored, processed and transmitted in the multi-media systems has been growing very fast, especially for the image data. For example, it takes 0.75Mbytes to store 512 12 pixels of 24-bit color image. A video signal with 30 frames per second will require 22.5Mbytes of storage space. To solve this problem, we need a good image compression technique. Recently, many researches on the image compression technique based on the wavelet transform are being pursued to overcome the problems of traditional JPEG. This paper describes the architecture and design of two-dimensional wavelet transform circuit. To keep the sire of the circuit small, we tried to minimize the internal storage space by using external SDRAM. This circuit was designed in Verilog-HDL, synthesized using Design Compiler and verified using Verilog-XL.