• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.223-224
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• 2007

To develop nuclear measurement system with characteristics including both re-configuration and multi-functions, we proposed a field programmable gate array (FPGA) technique to implement TDC which is more suitable for high energy Physics system. In TDC scheme, the timing resolution is more important than the count rates of channel. In order to manage pico-second resolution TDC, we used the delay components of FPGA, utilized the place and route (P&R) delay difference, and then got two ring oscillators. By setting P&R area constraints, we generated two precise ring oscillators with slightly different frequencies. Finally, we evaluated that the period difference of these two ring oscillators was about 60 pico-seconds, timing resolution of TDC.

• 한국전자파학회논문지
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• 제16권1호
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• pp.49-55
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• 2005

본 논문에서는 아날로그 위상 고정 루프(PLL: Phase Locked Loop)를 이용한 무선 LAN(Wireless Local Area Network)용 위상 고정 고조파 발진기(PLHO: Phase Locked Harmonic Oscillator)를 설계 및 제작하였다. 이 고조파 발진기는 Ring 공진기, 주파수 동조를 위한 바랙터 다이오드 그리고 위상 고정 루프 회로로 구성된다. 발진기의 8.5 GHz의 기본 주파수는 위상 고정 루프를 위한 귀환 신호로 이용되고 17.0 GHz의 2차 고조파는 출력으로 이용되므로 위상 고정 시스템에서 위상 비교를 위한 주파수 분배기를 한 단계 줄일 수 있다. 위상 비교기로는 샘플링 위상 검출기(SPD: Sampling Phase Detector)를 사용하여 위상고정 루프 회로를 간단히 하였다. 위상고정 고조파 발진기의 발진 출력은 17.0 GHz에서 2.17 dBm, 기본 주파수와 3차 고조파 억압 특성은 각각 -31.5 dBc, -29.0 dBc이다. 위상잡음은 각각 -87.6 dBc/Hz at 1 kHz와 -95.4 dBc/Hz at 10 kHz이다.

• 전기학회논문지
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• 제59권7호
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• pp.1332-1339
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• 2010

This paper presents a large signal analysis of ring-type oscillators with feed forward and negative skewed delay scheme. The analysis yields the frequency increase factor due to two schemes. The large signal analysis is needed, because small signal model is limited to the initial stage of oscillation[1]. For verification of the frequency increase factor, simulation were done under the same conditions for the two different types of ring oscillators, i.e., with and without feed forward and negative skewed delay scheme. Simulation results are in good agreement with predictions based on analysis.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.79-84
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• 2008

기술의 발달과 함께 회로의 동작 주파수와 신호의 스위칭 속도가 증가하였다. 신호의 스위칭 밀도에 대하여 정확히 에측 할 수 있다면 보다 안정된 파워 플래인을 설계할 수 있다. 칩에서 예기치 못한 신호의 지연이 발생했을 때 문제를 해결하는데 많은 어려움이 있다. 파라서 회로를 수정하거나 칩의 특성을 정하는 단계에서 스위칭 밀도의 증가를 파악하는 것은 중요하다. 본 논문에서는 보간법을 이용하여 회로 설계단계에서 스위칭 밀도를 계산하는 방법을 제안했다. 여기서는 링 오실레이터의 스위칭 빈도와 신호의 지연 사이의 관계를 이용하여 보간법을 통해 신호의 스위칭 밀도를 계산하였다. 링 오실레이터는 스위칭이 많이 일어나서 신호의 지연이 축적된 후에 그라운드 바운스의 영향을 측정하기 위해 사용되었다. 실험은 동부 하이텍의 0.18um CMOS 공정 파리미터를 통해 진행하였다.

• 한국전자파학회논문지
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• 제26권12호
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• pp.1108-1111
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• 2015

본 논문에서는 링 발진기와 다중 푸쉬 주파수 체배기 기반의 ${\times}49$ 주파수 체배기가 제안되었다. 제안된 주파수 체배기는 두 단의 ${\times}7$ 주파수 체배기를 주입-잠금 방식으로 결합하여 입력된 신호를 49 체배하는 회로이다. 각 ${\times}7$ 주파수 체배기는 14 위상 신호를 출력하기 위해 7 단의 링 셀을 갖는 링 발진기와 14 위상 신호를 받아 주파수를 7 체배하는 7-푸쉬 주파수 체배기로 구성되어 있다. 제안된 ${\times}49$ 주파수 체배기는 입력 신호 주파수가 56.7~57.7 MHz일 때 2.78~2.83 GHz의 출력 신호 주파수로 49배 체배된다. 이 동작 주파수는 체배된 원 신호와 스퍼(spur)의 전력의 크기가 10 dB 이상 차이가 있을 때를 기준으로 측정되었고, 13.93 mW의 DC 전력을 소모한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 춘계종합학술대회
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• pp.415-419
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• 1999

Many bipolar logic circuit of conventional occurred problem of speed delay according to deep saturation state of vertical NPN Transistor. In order to remove minority carries of the base region at changing signal in conventional bipolar logic circuit, we made transistor which is composed of NPN transistor shortened buried layer under the Base region, PNP transistor which is merged in base, epi layer and substrate. Also the Ring-Oscillator for measuring transmission time-delay per gate was designed as well. The structure of Gate consists of the vertical NPN Transistor, substrate and Merged PNP Transistor. In the result, we fount that tarriers which are coming into intrinsic Base from Emitter and the portion of edge are relatively a lot, so those make Base currents a lot and Gain is low with a few of collector currents because of cutting the buried layer of collector of conventional junction area. Merged PNP Transistor's currents are low because Base width is wide and the difference of Emitter's density and Base's density is small. we get amplitude of logic voltage of 200mv, the minimum of transmission delay-time of 211nS, and the minimum of transmission delay-time per gate of 7.26nS in AC characteristic output of Ring-Oscillator connected Gate.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.479-481
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• 2006

This paper describes a 2.5V, 320MHz low-noise and low-power Phase Locked Loop(PLL) using a noise-rejected Voltage Controlled ring Oscillator(VCO) fabricated in a TSMC 0.25um CMOS technology. In order to improve the power consumption and oscillation frequency of the PLL, The VCO consist of three-stage fully differential delay cells that can obtain the characteristic of high speed, low power and low phase noise. The VCO operates at 7MHz -670MHz. The oscillator consumes l.58mA from a 320MHz frequency and 2.5V supply. When the PLL with fully-differential ring VCO is locked 320MHz, the jitter and phase noise measured 26ps (rms), 157ps (p-p) and -97.09dB at 100kHz offset. We introduce and analysis the conditions in which ring VCO can oscillate for low-power operation.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2010년도 춘계학술발표대회
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• pp.17.2-17.2
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• 2010

Printed electronics is an emerging technology to realize various microelectronic devices via a cost-effective method. Here we demonstrated a high performance of p-channel and n-channel top-gate/bottom contact polymer field-effect transistors (FETs), and applications to elementary organic complementary inverter and ring oscillator circuits by inkjet processing. We could obtained high field-effect mobility more than $0.4\;cm^2/Vs$ for both of p-channel and n-channel FETs, and successfully measured inkjet-printed polymer inverters. The performance of devices highly depends on the selection of dielectrics, printing condition and device architecture. Optimized CMOS ring oscillators with p-type and n-type polymer transistors showed as high as 50 kHz operation frequency. This research was financially supported by development of next generation RFID technology for item level applications (2008-F052-01) funded by the ministry of knowledge economy (MKE).

• 한국정보전자통신기술학회논문지
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• 제8권4호
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• pp.243-248
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• 2015

위상 잡음 특성이 마이크로파 발진기에서 중요한 설계 요소가 되면서 위상잡음을 줄이기 위한 여러 방법의 연구 결과가 제안되었다. 이러한 방법들은 위상잡음을 줄이기 위해 공진기의 Q 값을 증대시키는데 초점을 맞추었다. 유전체 공진기는 높은 Q 값을 갖기 때문에 그동안 낮은 위상잡음을 갖는 마이크로파 발진기에 널리 사용되어 왔다. 그러나 이것은 입체적 구조로 되어 있기 때문에 초고주파 집적회로(MMIC)에 적용할 수가 어려웠다. 본 논문에서는 이러한 문제점을 해결하기 위해 평면형 구조이면서 위상잡음 특성을 개선할 수 있는 새로운 구조의 개방 링형 DGS 공진기를 제안하고, 이것을 이용하여 위상잡음 특성이 개선된 5.8GHz 대역의 발진기를 설계하였다. 개방 링형 DGS 공진기는 $50{\Omega}$ 전송선로 밑면에 링 모양으로 식각된 접지면을 갖는 구조로 되어있다. 발진기의 특성은 5.8GHz의 기본 주파수에서 6.1dBm의 출력레벨과 -82.7 dBc@100kHz의 위상잡음 특성을 나타내었다. 이것은 ${\lambda}/4$ 마이크로스트립 공진기를 이용한 것보다 위상잡음 특성이 96.5dB 정도 개선되었다.

• 전자공학회논문지SC
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• 제47권2호
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• pp.25-34
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• 2010

본 논문에서는 주파수 배가 방법을 사용한 초고속 전압 제어 링 발진기를 제안하였다. 제안한 전압 제어 발진기는 TSMC 0.18um 1.8V CMOS 공정을 사용하여 설계하였다. 제안한 주파수 배가 방법은 한 주기 안에서 $90^{\circ}$의 위상차를 가지는 4개의 신호를 AND-OR 연산하여 기본 신호의 두 배 주파수를 가지는 신호를 얻어내는 방법이다. 제안한 발진기는 차동 4단 링 발진기와 NAND 게이트를 사용하여 구성하였다. 전압 제어 링 발진기는 완전 차동 형태로 설계하여 정확하게 $90^{\circ}$의 위상차를 가지는 4개의 신호를 얻을 수 있었으며 공통 모드 잡음에 대해 우수한 잡음 성능을 가지게 되었다. 주파수 배가회로는 AND나 OR 게이트에 비해 집적도가 뛰어난 NAND 게이트를 사용하여 AND-OR 연산을 구현하였다. 설계된 전압 제어 링 발진기는 컨트롤 전압에 따라 3.72GHz에서 8GHz의 출력 주파수를 가지며 4GHz에서 4.7mW의 소비 전력과 1MHz 오프셋 주파수에서 -86.79dBc/Hz의 위상잡음 성능을 가짐을 검증하였다. 기존의 고속 전압 제어 링 발진기와의 비교에서도 모든 면에서 가장 뛰어난 성능을 보였고 저렴한 고속 주파수 합성기와 위상 고정 루프 등에 응용될 수 있음을 보였다.