• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 춘계학술대회 논문집 에너지변화시스템부문
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• pp.161-164
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• 2009

This paper presents the ZVZCS(Zero Voltage and Zero-Current-Switching) Three-Level converter using the secondary coupled inductor and auxiliary capacitor. The converter with phase-shift control is proposed to reduce the circulating loss in primary and the voltage stress in secondary side. Using a coupled winding of the output inductor, two auxiliary capacitors are generated to reset the primary current at circulating interval.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 B
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• pp.1398-1400
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• 2005

In this paper, a modular dc-to-dc converter, in order to apply to the control board of train vehicles, is presented. Forward converter with active-clamp reset circuit and synchronous rectifier(SR) is employed to achieve high efficiency. To reduce the size and height of the converter, low profile magnetic components are used. The design and performance of the modular dc-to-dc converter with experiments on a 50W(5V/10A) prototype for the 60V$\sim$140V input voltage range are presented.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.465-471
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• 2023

본 논문은 CMOS Image Sensor(CIS)에 사용되는 single-slope ADC(SS-ADC)의 노이즈와 출력의 지연을 개선한 비교기 구조를 제안한다. 노이즈와 출력의 지연 특성을 개선하기 위해 비교기의 첫 번째 단의 출력 노드와 두 번째 단의 출력 노드 사이에 커패시터를 삽입하여 miller effect를 이용한 비교기 구조를 설계하였다. 제안하는 비교기 구조는 작은 capacitor를 이용하여 노이즈와 출력의 지연 및 layout 면적을 개선하였다. Single slop ADC에서 사용되는 CDS 카운터는 T-filp flop과 bitwise inversion 회로를 사용하여 설계하였고 전력 소모와 속도가 개선되었다. 또한 single slop ADC는 analog correlated double sampling(CDS)와 digital CDS를 함께 동작하는 dual CDS를 수행한다. Dual CDS를 수행함으로써 fixed pattern noise(FPN), reset noise, ADC error를 줄여 이미지 품질이 향상된다. 제안하는 comparator 구조가 사용된 single-slope ADC는 0.18㎛ CMOS 공정으로 설계되었다.

• Journal of Power Electronics
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• 제7권4호
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• pp.343-352
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• 2007

This paper proposes a modularized charge equalization converter for hybrid electric vehicle (HEV) lithium-ion battery cells, in which the intra-module and the inter-module equalizer are Implemented. Considering the high voltage HEV battery pack, over approximately 300V, the proposed equalization circuit modularizes the entire $M^*N$ cells; in other words, M modules in the string and N cells in each module. With this modularization, low voltage stress on all the electronic devices, below roughly 64V, can be obtained. In the intra-module equalization, a current-fed DC/DC converter with cell selection switches is employed. By conducting these selection switches, concentrated charging of the specific under charged cells can be performed. On the other hand, the inter-module equalizer makes use of a voltage-fed DC/DC converter for bi-directional equalization. In the proposed circuit, these two converters can share the MOSFET switch so that low cost and small size can be achieved. In addition, the absence of any additional reset circuitry in the inter-module equalizer allows for further size reduction, concurrently conducting the multiple cell selection switches allows for shorter equalization time, and employing the optimal power rating design rule allows fur high power density to be obtained. Experimental results of an implemented prototype show that the proposed equalization scheme has the promised cell balancing performance for the 7Ah HEV lithium-ion battery string while maintaining low voltage stress, low cost, small size, and short equalization time.

• 조명전기설비학회논문지
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• 제24권6호
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• pp.89-98
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• 2010

절연된 부스트 변환기는 전기적인 절연과 매우 높은 승압을 필요로 하는 응용분야에 적합한 변환기이다. 낮은 입력전압을 높은 출력전압으로 승압하기 위해 필요한 변압기는 volt-sec 평형 조건을 만족하여야 한다. 기존의 절연된 부스트 변환기는 도통구간을 오버랩하여 제어하였으며 이 경우 제어회로가 복잡해지는 문제가 있다. 본 논문에서는 변압기의 volt-sec 평형을 위해 리셋권선을 설치하고 자기구동 스위치를 이용하여 제어회로를 간단하게 구성할 수 있는 절연된 부스트 변환기를 제안하고 해석한다. 마지막으로 출력 10[W]급의 절연된 부스트 변환기를 구성하여 시뮬레이션하고 실험을 수행하여 제안한 변환기의 이론적 해석의 타당성을 입증하였다.

• 전력전자학회논문지
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• 제12권5호
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• pp.400-408
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• 2007

본 논문에서의 병렬제어를 이용한 8kW급 대용량 영전압/영전류 풀 브릿지 DC-DC 컨버터의 개발 결과를 보인다. 본 논문에서는 효율적인 시스템 구성을 위해 4-병렬 단위 모듈 운전을 제안한다. 각 단위모듈은 위상 천이 풀 브릿지를 채택하고, ZVZCS 운전을 위해 간단한 보조 회로를 2차측에 추가하였다. ZCS를 위한 보조 회로 동작 로직은 환류 모드 구간에서 1차측 전류를 제거하도록 구현하였다. 또한 병렬 운전시의 출력 전류의 균등 제어를 위해 위상천이로직을 활용한 Charge Control 방식을 적용하였다. 전압 제어기는 DSP TMS320LF2406을 활용하여 4 모듈의 출력전류 및 출력전압을 A/D로 입력받아 구현하였다. 개발된 컨버터는 차량에 설치되는 고속 발전기용 전력 변환기에 장착되었으며, 구축된 모니터링 시스템으로 고속 발전기의 실제 운전 조건에서 데이터를 획득하여, 분석을 통해 그 성능을 입증하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 C
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• pp.1588-1590
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• 2001

The voltage controlled ramp waveform(VCR) has recently been used in the reset period prior to addressing for plasma display. However, in this paper, the current controlled ramp waveform(CCR) which may prevent the oscillation of gap voltage cause current growth and decrease the background luminance has been suggested. As a result, in case of CCR method, the contrast ratio was about 14% increased compared with VCR method, whereas the addressing and sustainin discharge characteristics of CCR method were same with those of VCR method.

• 전기전자학회논문지
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• 제16권1호
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• pp.28-33
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• 2012

최근 모바일 기기의 수요의 증가와 더불어 다양한 멀티미디어 기능을 요구함에 따라 배터리 사용시간이 줄어들고 있다. 이에 따라 배터리 사용시간을 늘이기 위한 여러 가지 방법들이 제안되고 있다. 이러한 방법을 구현하기 위해서는 배터리 상태를 정확히 알아야 하며, 이를 위한 고해상도 아날로그-디지털 변환기를 필요로 하게 된다. 기존의 integrating sigma-delta ADC의 경우, 초기화-시간 변환시간을 해상도로 변환을 하지 않는 단점이 있다. 이런 단점으로 인해 bit수에 해당되는 모든 디지털 값을 표현 할 수 없게 된다. 위와 같은 단점을 보완하기 위해 본 논문에서는 올림/내림 계수기를 사용함으로써 초기화-시간 변환시간을 해상도로 변환을 하지 않고도 bit수에 해상되는 모든 디지털 값을 표현 가능하게 하였다. 이로 인해 기존 변환기의 시뮬레이션 결과에 비해 향상된 SDNR을 보여주었다. 또한 휴대용 배터리 관리 시스템에 적합하도록 저전력으로 설계를 진행 하였으며, 0.35-um 공정으로 제작이 이루어졌다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.61-70
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• 2009

본 논문에서는 1V 이하의 낮은 전원 전압에서 동작 가능한 10비트 30MS/s 파이프라인 ADC를 제안한다. 제안된 multiplying digital-to-analog converter (MDAC)의 저전압 동작을 위해 스위치-RC 기반의 입력 신호 샘플링 회로와 저항 루프를 이용한 피드백 커패시터 리셋 기법을 제안하였다. 첫 단 MDAC의 정확한 신호 이득을 위해 cascaded 스위치-RC 회로를 사용하였으며, sub-ADC의 비교기에도 독립적인 스위치 RC 샘플링 회로를 적용하여 MDAC 입력단으로 전달되는 스위칭 잡음을 최소화 하였다. 제안된 ADC는 0.13${\mu}m$ CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.54LSB 및 1.75LSB 수준을 보인다. 또한 1V의 전원 전압과 30MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 54.1dB 70.4dB이고, 17mW의 전력을 소모하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권2호
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• pp.128-133
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• 2008

Phase-change random access memory (PRAM) chip cell phase of amorphous state is rapidly changed to crystal state above 160 Celsius degree within several seconds during Infrared (IR) reflow. Thus, on-board programming method is considered for PRAM chip programming. We demonstrated the functional 512Mb PRAM with 90nm technology using several novel core circuits, such as metal-2 line based global row decoding scheme, PN-diode cells based BL discharge (BLDIS) scheme, and PMOS switch based column decoding scheme. The reverse-state standby current of each PRAM cell is near 10 pA range. The total leak current of 512Mb PRAM chip in standby mode on discharging state can be more than 5 mA. Thus in the proposed BLDIS control, all bitlines (BLs) are in floating state in standby mode, then in active mode, the activated BLs are discharged to low level in the early timing of the active period by the short pulse BLDIS control timing operation. In the conventional sense amplifier, the simultaneous switching activation timing operation invokes the large coupling noise between the VSAREF node and the inner amplification nodes of the sense amplifiers. The coupling noise at VSAREF degrades the sensing voltage margin of the conventional sense amplifier. The merit of the proposed sense amplifier is almost removing the coupling noise at VSAREF from sharing with other sense amplifiers.