• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.285-288
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• 2000

In this paper, we propose a Reed-Solomon decoder for the DVD Reed-Solomon(RS) product code based on new efficient euclid cell architecture suitable for Modified Euclid Algorithm. We synthesized the RS decoder using Hyundai 0.65um CMOS standard cell library and compared the performance of the decoder with one of the conventional architectures. The result shows that the proposed euclid cell use about 32% less symbol time.

• 한국통신학회논문지
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• 제24권8A호
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• pp.1238-1244
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• 1999

본 논문에서는 오류정정 능력이 비교적 작은 경우에 매우 효과적인 직접복호법을 이용하여 기존의 복호기에 비해 하드웨어적으로 매우 간단한 새로운 3중 오류정정 Reed-Solomon 복호기의 설계 방법을 제안한다. 본 논문에서 설계한 3중 오류정정 Reed-Solomon 복호기는 오류위치다항식 및 오류평가다항식의 계산에 GF(2m) 상의 곱셈기가 9개만 사용되어, 기존의 복호기가 약24개가 소요되는데 비해 매우 간단한 하드웨어로 구현할 수 있는 장점을 가지고 있다. 또한 제어회로도 매우 간단하고, 복호지연도 오증계산에 걸리는 한 블록만큼만 소요되므로 수신 시퀀스를 저장하는 버퍼 메모리를 절약할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.938-941
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• 1999

In this paper, we designed a pipeline (15,9) Reed-solomon decoder. To compute the error locator polynomials, we used the Euclidean algorithm. This algorithm includes computation of inverse element. We avoided the inverse element calculation in this RS decoder by using ROMs. We designed this decoder using VHDL. Simulation results show that the designed decoder corrects three error symbols. We implemented this design through an Altera FPGA chip.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.648-651
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• 2001

본 논문에서는 위성방송용으로 제안되고 있는 GF(2$^{8}$ )상의 8중 오류정정 (204, 188) Reed-Solomon 복호기를 설계하고 CMOS 라이브러리를 이용하여 합성하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 오류위치 다항식을 추한 후, 오류를 판단하여, 오류치를 구하는 4단계로 이루어 지는데, 본 논문에서는 Modified Euclid 알고리즘을 사용하여 설계가 이루어졌다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 VLSI 설계를 위해서 Verilog HDL로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, 최종적으로 Synopsys사의 합성 툴을 이용해서 회로를 합성하였다.

• 반도체디스플레이기술학회지
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• 제13권4호
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• pp.7-13
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• 2014

In this paper, an area-efficient degree-computationless modified Euclidean (DCME) algorithm is presented and implemented for high-speed Reed-Solomon (RS) decoder. The DCME algorithm can be used to solve the key equation in Reed-Solomon decoder to get the error location polynomial and the error value polynomial. A pipelined recursive structure is adopted for reducing the area of key equation solver (KES) block with sacrifice of an amount of decoding latency. For comparisons, KES block for RS(255,239,8) decoder with the proposed architecture is implemented using Verilog HDL and synthesized using Synopsys design tool and 65nm CMOS technology. The synthesis results show that the proposed architecture can be implemented with less gate counts than other existing DCME architectures.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.262-265
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• 2000

This paper describes design of a (32, 28) Reed Solomon decoder for optical compact disk provides double error detecting and correcting capability. The most complex circuit in the RS decoder is part for solving the error location numbers from error location polynomial, and the circuit has great influence on overall decoder complexity. We use RAM based architecture with Euclid algorithm, Chien search algorithm and Forney algorithm. We have developed VHDL model and Performed logic synthesis using the SYNOPSYS CAD tool. Then, the RS decoder has been implemented with FPGA. The total umber of gate is about 11,000 gates and it operates at 20MHz.

• 한국통신학회논문지
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• 제36권4C호
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• pp.191-196
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• 2011

본 논문에서는 오류정정 능력이 비교적 작은 경우에 매우 효율적인 직접복호법을 이용하여 기존의 복호기에 비해 하드웨어적으로 매우 간단한 UWB 용 (23, 17) Reed-Solomon 복호기의 설계 방법을 제안한다. 설계된 복호기는 오류위치다항식 및 오류평가다항식의 계산에 $GF(2^m)$ 상의 곱셈기가 9개만 사용되어, 기존의 복호기가 약 20여개가 소요되는데 비해 매우 간단한 하드웨어로 구현할 수 있는 장점을 가지고 있다. 또한 제어회로도 매우 간단하고, 복호지연도 오증계산에 걸리는 한 블록만큼만 소요되므로 수신 시퀀스를 저장하는 버퍼 메모리를 절약할 수 있다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.96-103
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• 2008

본 논문에서는 새로운 저전력 및 저면적 리드-솔로몬 (Reed-Solomon) 복호기를 제안한다. 제안하는 리드-솔로몬 복호기는 새로운 단순화된 수정 유클리드 알고리즘을 사용하여 낮은 하드웨어 복잡도 및 저전력 리드-솔로몬 복호가 가능하다. 새로운 단순화된 수정 유클리드 알고리즘은 하드웨어 복잡도를 줄이기 위해서 새로운 초기 조건 및 다항식 연산 방식을 사용한다. 따라서 3t개의 기본 셀로 구성된 새로운 단순화된 수정 유클리드 구조는 기존 수정 유클리드 구조는 물론 베르캠프-메세이 구조들에 비해 가장 낮은 하드웨어 복잡도를 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 리드-솔로몬 복호기는 370MHz의 동작 주파수 및 2.9Gbps의 데이터 처리 속도를 갖는다. (255, 239, 8) 리드-솔로몬 코드 복호를 수행하는 단순화된 수정 유클리드 구조와 전체 리드-솔로몬 복호기의 게이트 수는 각각 20,166개와 40,136개이다. 따라서 구현한 리드-솔로몬 복호기는 기존 DCME 복호기에 비해 5%의 게이트 수 절감 효과를 갖는다.

• 대한전기학회논문지:전력기술부문A
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• 제48권7호
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• pp.909-915
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• 1999

In this paper, we propose an efficient VLSI architecture of Reed-Solomon(RS) decoder. To improve the speed. we develope an architecture featuring parallel and pipelined processing. To implement the parallel and pipelined processing architecture, we analyze the RS decoding algorithm and the honor's algorithm for parallel processing and we also modified the Euclid's algorithm to apply the efficient parallel structure in RS decoder. To show the proposed architecture, the performance of the proposed RS decoder is compared to Shao's and we obtain the 10 % efficiency in area and three times faster in speed when it's compared to Shao's time domain decoder. In addition, we implemented the proposed RS decoder with Altera FPGA Flex10K-50.

• 한국통신학회논문지
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• 제31권1C호
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• pp.8-13
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• 2006

A new RS(Reed Solomon) Decoder design method, using Galois Subfield GF($2^4$) Multiplier, is described. The Decoder is designed using Normalized error position stored ROM. Here New Inverse Calculator in GF($2^8$) is designed, which is simpler and faster than the classical GF($2^8$) direct inverse calculator, using the Galois Subfield GF($2^4$) Arithmatic operator.