• 한국정보통신학회논문지
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• 제11권3호
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• pp.491-499
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• 2007

본 논문에서는 Reed-Muller 전개식에 의한 3치 논리 회로를 설계하는 한 가지 방법을 제시하였다. 제시된 3치 논리 회로의 설계 방법은 Reed-Muller 전개식의 계수에 대하여 모든 변수의 차수를 검사하여 RME 모듈(Reed-Muller Expansions module)의 수를 최소화하는 최적의 제어 입력 변수의 순서를 결정한다. 최적의 제어 입력 변수의 순서는 회로 비용 행렬의 계산에 사용되며, 이 회로 비용 행렬의 계산 결과를 이용하여 Reed-Muller 전개식에 의한 RME 모듈의 나무 구조의 3치 논리 회로를 설계한다. 제시된 방법은 최적 제어 입력 변수를 찾는데 유일하게 단위시간 내에 수행되며, 컴퓨터 프로그램이 가능하고, 프로그래밍 수행 시간이 $3^n$이다.

• 정보처리학회논문지A
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• 제14A권2호
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• pp.107-116
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• 2007

본 논문에서는 Reed-Muller 전개식에 의한 다치 논리 회로의 구성에 관한 한 가지 방법을 제시하였다. 먼저, Perfect Shuffle 기법과 Kronecker 곱에 의한 다치 논리함수의 입출력 상호연결에 대하여 논하였고, GF(4)의 가산회로와 승산회로를 이용하여 다치 Reed-Muller 전개식의 변환행렬과 역변환행렬을 실행하는 기본 셀을 설계하였다. 이 기본 셀들과 Perfect Shuffle과 Kronecker 곱에 의한 입출력 상호연결 방법을 이용하여 다치 Reed-Muller 전개식에 의한 다치 논리 회로를 구현하였다. 제시된 다치 Reed-Muller 전개식의 설계방법은 모듈구조를 기반으로 하여 행렬변환을 이용하므로 동일한 함수에 대하여 타 방법과 비교하여 간단하고 회로의 가산회로와 증산회로를 줄이는데 매우 효과적이다. 제안된 다치 논리회로의 설계방법은 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가진다.

• 정보처리학회논문지A
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• 제9A권3호
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• pp.271-280
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• 2002

본 논문에서는 Perfect Shuffle 기법과 Kronecker 곱에 의한 다치 신호처리회로의 입출력 상호연결에 대하여 논하였고, 다치 신호처리회로의 입출력 상호연결 방법을 이용하여 유한체 GF$(p^m)$상에서 다치 신호처리가 용이한 다치 Reed-Muller 전개식의 회로설계 방법을 제시하였다. 제시된 다치 신호처리회로의 입출력 상호연결 방법은 모듈구조를 기반으로 하여 행렬변환을 이용하면 회로의 가산게이트와 승산게이트를 줄이는데 매우 효과적임을 보인다. GF$(p^m)$상에서 다치 Reed-Muller 전개식에 대한 다치 신호처리회로의 설계는 GF（3）상의 기본 게이트들을 이용하여 다치 Reed-Muller 전개식의 변환행렬과 역변환행렬을 실행하는 기본 셀을 설계하였고, 다치 신호처리회로의 입출력 상호연결 방법을 이용하여 기본 셀들을 상호연결하여 실현하였다. 제안된 다치 신호처리회로는 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가지므로 VLSI 화에 적합하다

• 한국정보통신학회논문지
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• 제15권3호
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• pp.613-623
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• 2011

본 논문에서는 Perfect Shuffle에 의한 5치 논리 회로의 구성에 관한 한 가지 방법을 제시하였다. 먼저, Perfect Shuffle 기법과 Kronecker 곱에 의한 5치 논리함수의 입출력 상호연결에 대하여 논하였고, GF(5)의 가산회로와 승산회로를 이용하여 5치 Reed-Muller 전개식의 변환행렬과 역변환행렬을 실행하는 기본 셀을 설계하였다. 이 기본 셀들과 Perfect Shuffle과 Kronecker 곱에 의한 입출력 상호연결 방법을 이용하여 5치 Reed-Muller 전개식에 의한 5치 논리 회로를 구현하였다. 제시된 5치 Reed-Muller 전개식의 설계방법은 모듈구조를 기반으로 하여 행렬변환을 이용하므로 동일한 함수에 대하여 타 방법과 비교하여 간단하고 회로의 가산회로와 승산회로를 줄이는데 매우 효과적이다. 제안된 5치 논리회로의 설계방법은 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가진다.

• 전자공학회논문지C
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• 제34C권12호
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• pp.43-53
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• 1997

In this paper, the optimal synthesis algorithm of multiple-valued logic circuits using universal logic modules (ULM) U$_{f}$ based on 3-variable ternary reed-muller expansions is presented. We check the degree of each varable for the coefficients of reed-muller expansions and determine the order of optimal control input variables that minimize the number of ULM U$_{f}$ modules. The order of optimal control input variables is utilized the realization of multiple-valued logic circuits to be constructed by ULM U$_{f}$ modules based on reed-muller expansions using the circuit cost matrix. This algorithm is performed only unit time in order to search for the optimal control input variables. Also, this algorithm is able to be programmed by computer and the run time on programming is O(p$^{n}$ ).

• 전기전자학회논문지
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• 제3권2호
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• pp.285-294
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• 1999

본 논문에서는 다치논리 함수의 GRM(Generalized Reed-Huller)계수 생성 방법에 관하여 제안하였다 일반적인 GRM계수의 생성 방법은 Reed-Muller(RM) 전개식를 이용하여 극수 P=0의 RM계수를 구하고 이를 확장하여 모든 GRM계수를 구하는 방법을 사용한다. 본 논문에서 제안한 알고리즘은 모든 극수의 GRM계수를 구하지 않고 극수의 0의 개수를 순차적으로 비교해가며 GRM계수를 구하는 방식이다.

• 전자공학회논문지C
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• 제36C권5호
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• pp.67-75
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• 1999

GF(p)상의 n변수에 대한 p\sup n\ 개의 극수를 갖는 GRM 상수를 구하는 방법을 제시하였다. 일반적인 GRM 상수의 생성방법은 RM (Reed-Muller)전개식을 이용하여 극수(이하 P로 정의) 0의 RM상수를 구하고 이를 확장하여 모든 GRM상수를 구한다. 본 논문에서 제안된 GRM상수의 생성 방법은 2단계로 구성된다. 먼저 단변수에 대하여 최소의 연산자를 갖는 극수를 구하고 다음 극수의 순환성을 이용하여 동일한 변환 과정을 모든 GRM상수 생성과정에 적용한다. 제안된 방법은 극수의 순환성으로 인하여 생성과정이 간단하며 연산자의 개수를 줄일 수 있는 GRM상수 생성방법이다.