• 한국진공학회지
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• 제11권4호
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• pp.201-206
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• 2002

N형 InGaAs에 대한 Pd/Si/Pd/Ti/Au 오믹 접촉의 급속 열처리 조건에 따른 오믹 특성을 조사하였다. $450^{\circ}C$까지의 열처리 동안에 전반적으로 우수한 오믹 특성을 나타내어 $400^{\circ}C$, 20초의 급속 열처리 조건에서 최저 $3.9\times10^{-7}\Omega\textrm{cm}^2$ 의 접촉 비저항을 나타내었다. 이는 열처리에 의해 생성된 Pd-Si계 화합물의 형성 및 Si의 InGaAs 표면으로의 확산과 관련이 있었다. 그러나 $400^{\circ}C$에서 열처리 시간을 30초 이상으로 연장할 경우 접촉 비저항이 low-$10^{-6}\Omega \textrm{cm}^2$ 으로 약간 증가하였고, 열처리 조건을 425~$450^{\circ}C$/10초로 변화시킬 경우 high-$10^{-7}$~low-$10^{-6}\Omega \textrm{cm}^2$으로 약간 증가하였다. 이는 오믹 재료와 InGaAs의 반응에 의해 Pd-Ga계 화합물이 형성된 것과 관련이 있었다. 고온 열처리 후에도 오믹 재료와 InGaAs의 평활한 계면을 유지하면서 우수한 오믹 특성을 나타내어, 화합물 반도체 소자의 오믹 접촉으로 충분히 응용 가능하다고 판단된다.

• 한국진공학회지
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• 제10권2호
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• pp.219-224
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• 2001

N형 InGaAs에 대한 Pd/Ge/Ti/Pt 오믹 접촉 특성을 조사하였다. $450^{\circ}C$까지의 급속 열처리에 의해 우수한 오믹 특성을 나타내어 $400^{\circ}C$, 10초의 급속 열처리 조건에서 최저 $3.7\times10^{-6}\; \Omega\textrm{cm}^2$ 의 접촉 비저항을 나타내었다. 이는 열처리에 의해 생성된 Pd-Ge계 화합물의 형성 및 Ge의 InGaAs 표면으로의 확산과 관련이 있었다. 그러나 열처리 시간을 연장할 경우 접촉 비저항이 $low-10^5\; \Omega\textrm{cm}^2$로 약간 증가하였다. 고온 열처리 후에도 오믹 재료와 InGaAs의 평활한 계면을 유지하면서 우수한 오믹 특성을 나타내어, 화합물 반도체 소자의 오믹 접촉으로 충분히 응용 가능하다고 판단된다.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.513-519
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• 2001

Si 과다 텅스텐 실리사이드를 초미세 MOS 소자의 대체 게이트 전극으로 제안하였다. SiO₂위에 텅스텐 실리사이드를 직접 증착하고 급속 열처리를 수행한 결과 낮은 저항을 얻고 불소(F) 확산 또한 무시할 수 있음을 확인하였다. 특히, 800 ℃, 진공 분위기에서 3분간 급속 열처리한 텅스텐 실리사이드의 경우 비저항이 ∼160 μΩ·cm이었고, 불소확산에 의한 산화막의 불균일한 성장도 발견할 수 없었다. 또한, WSix-SiO₂-Si (MOS) 캐패시터의 전기적 특성 분석 결과도 우수하였다.

• 전자공학회논문지A
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• 제31A권12호
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• pp.80-90
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• 1994

To develop VLSI of higher packing density with 0.5.mu.m gate length of less, semiconductor devices require shallow junction with higher doping concentration. the most common method to form the shallow junction is ion implantation, but in order to remove the implantation induced defect and activate the implanted impurities electrically, ion-implanted Si should be annealed at high temperature. In this annealing, impurities are diffused out and redistributed, creating deep PN junction. These make it more difficult to form the shallow junction. Accordingly, to miimize impurity redistribution, the thermal-budget should be kept minimum, that is. RTA needs to be used. This paper reports results of the diffusion characteristics of PSG film by varying Phosphorus weitht %/ Times and temperatures of RTA. From the SIMS.ASR.4-point probe analysis, it was found that low sheet resistance below 100 .OMEGA./ㅁand shallow junction depths below 0.2.mu.m can be obtained and the surface concentrations are measured by SIMS analysis was shown to range from 2.5*10$^{17}$ aroms/cm$^{3}$~3*10$^{20}$ aroms/cm$^{3}$. By depending on the RTA process of PSG film on Si, LDD-structured nMOSFET was fabricated. The junction depths andthe concentration of n-region were about 0.06.mu.m. 2.5*10$^{17}$ atom/cm$^{-3}$ , 4*10$^{17}$ atoms/cm$^{-3}$ and 8*10$^{17}$ atoms/cm$^{3}$, respectively. As for the electrical characteristics of nMOS with phosphorus junction for n- region formed by RTA, it was found that the characteristics of device were improved. It was shown that the results were mainly due to the reduction of electric field which decreases hot carriers.

• 대한전자공학회논문지SD
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• 제38권11호
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• pp.771-780
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• 2001

ULSI급 CMOS 소자를 개발, 제작하고 또한 그것의 전기적 특성을 정확히 분석하기 위해서는 공정 및 소자 시뮬레이터의 사용이 필수적이다. 대면적 몬테 카를로 시뮬레이션 결과가 다차원 소자 시뮬레이터의 입력으로 사용되려면 과도한 입자수의 증가로 비효율성을 띄게 된다. 본 논문에서는 이러한 문제를 해결하기 위해 3차원 몬테 카를로 이온 주입 시뮬레이터인 TRICSI 코드를 이용하여 물리적으로 타당하며 또한 효율적으로 시뮬레이션 입자 수를 증가시켜 대면적 이온 주입시의 3차원 통계 분포의 잡음 영역을 최소화하는 방법을 제안하였다. 후속 공정인 열확산 공정이나 RTA(급속 열처리) 공정의 확산 방정식을 푸는 경우 발산을 막기 위해 몬테 카를로 시뮬레이션 결과의 통계 분포에 대한 후처리 과정으로 3차원 셀을 이용한 보간 알고리듬을 적용하였다. 시뮬레이션 수행 결과 가상 궤적 발생법(split-trajectory method)만을 사용한 것에 비해 계산 시간은 2배로 늘이지 않는 범위에서 10배 이상의 이온 입자 생성 분포를 얻을 수 있다.

• 한국재료학회지
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• 제13권1호
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• pp.43-47
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• 2003

As and BF$_2$dopants are implanted for the formation of source/drain with dose of 1${\times}$10$^{15}$ ions/$\textrm{cm}^2$∼5${\times}$10$^{15}$ ions/$\textrm{cm}^2$ then formed cobalt disilicide with Co/Ti deposition and doubly rapid thermal annealing. Appropriate ion implantation and cobalt salicide process are employed to meet the sub-0.13 $\mu\textrm{m}$ CMOS devices. We investigated the process results of sheet resistance, dopant redistribution, and surface-interface microstructure with a four-point probe, a secondary ion mass spectroscope(SIMS), a scanning probe microscope (SPM), and a cross sectional transmission electron microscope(TEM), respectively. Sheet resistance increased to 8%∼12% as dose increased in $CoSi_2$$n^{＋}$ and $CoSi_2$$p^{V}$ , while sheet resistance uniformity showed very little variation. SIMS depth profiling revealed that the diffusion of As and B was enhanced as dose increased in $CoSi_2$$n^{＋}$ and $CoSi_2$$p^{＋}$ . The surface roughness of root mean square(RMS) values measured by a SPM decreased as dose increased in $CoSi_2$$n^{＋}$ , while little variation was observed in $CoSi_2$$p^{＋}$ . Cross sectional TEM images showed that the spikes of 30 nm∼50 nm-depth were formed at the interfaces of $CoSi_2$$n^{＋}$ / and $CoSi_2$/$p^{＋}$, which indicate the possible leakage current source. Our result implied that Co/Ti cobalt salicide was compatible with high dose sub-0.13$\mu\textrm{m}$ process.

• Transactions on Electrical and Electronic Materials
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• 제11권3호
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• pp.120-125
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• 2010

For the fabrication of PMOS and integrated semiconductor devices, B, $BF_2$ and dual elements with B and $BF_2$ can be implanted in silicon. 15 keV B ions were implanted in silicon at $7^{\circ}$ wafer tilt and a dose of $3.0{\times}10^{16}\;cm^{-2}$. 67 keV $BF_2$ ions were implanted in silicon at $7^{\circ}$ wafer tilt and a dose of $3.0{\times}10^{15}\;cm^{-2}$. For dual implantations, 67 keV $BF_2$ and 15keV B were carried out with two implantations with dose of $1.5{\times}10^{15}\;cm^{-2}$ instead of $3.0{\times}10^{15}\;cm^{-2}$, respectively. For the electrical activation, the implanted samples were annealed with rapid thermal annealing at $1,050^{\circ}C$ for 30 seconds. The implanted profiles were characterized by using secondary ion mass spectrometry in order to measure profiles. The implanted and annealed results show that concentration profiles for the ${BF_2}^+$ implant are shallower than those for a single $B^+$ and dual ($B^+$ and ${BF_2}^+$) implants in silicon. This effect was caused by the presence of fluorine which traps interstitial silicon and ${BF_2}^+$ implants have lower diffusion effect than a single and dual implantation cases. For the fabricated diodes, current-voltage (I-V) and capacitance-voltage (C-V) were also measured with HP curve tracer and C-V plotter. Electrical measurements showed that the dual implant had the best result in comparison with the other two cases for the turn on voltage characteristics.