• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.132-135
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• 2000

We have been aware fer some time. that it is becoming harder to develop ASIC only, using the vendor wire model for the current top-down/bottom-up process. Because VDSM has a much bigger wired delay than cell delay, it is also difficult to reduce development time, as well as time-to-market, while developing several million gate ASIC's. The same is true for high frequency ASIC's with VDSM (which have larger wire delay versus cell delay). Therefore, a solution called “RTS-GDS”, using physical constraints fur SOC with timing met, is being actively discussed. This paper suggests a methodology for SOC development by utilizing a top down flow via CWLM along with discussing potential problems. This paper also provides a design flow, including physical synthesis, DFT, floor plan and CWLM, all of which are relevant to proper SOC development.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.246-251
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• 2006

In this paper, we introduce an implementation method of the CBS (Cycle Base Simulator), which describes the operation of a DSP (Digital Signal Processor) at a pipeline cycle level. The CBS is coded with C++, and is verified by comparing the results from the CBS and HDL simulation of the DSP with the various test vectors and application programs. The CBS shows the data about the internal registers, status flags, data bus, address bus, input and output pin of the DSP, and also the control signals at each pipeline cycle. The developed CBS can be used in evaluating the performance of the target DSP before the RTL(Register Transfer Level) coding as well as a reference for the RTL level design.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.363-366
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• 2007

본 논문은 OFDM 시스템에서 주파수 옵셋을 제거하기 위한 회로를 Simulink로 설계하여 성능을 평가하고, FPGA 구현을 위해 System Generator로 설꼐하였다. System generator 모델을 바탕으로 HDL 코드를 생성하고, RTL schematic도 생성하였다. 그리고 Hardware Co-simulation 과정을 통해 Target Device에 로딩하여 성능 검증을 하였으며, 타이밍 해석과 resource량도 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.560-563
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• 2001

8비트급 마이크로프로세서를 사용하여 HTTP 서버를 구현하였다. 사용한 프로세서는 Z80 코어를 채용한 TMP84C015 이고, 이더넷의 물리층은 RTL8019AS를 사용하여 구현하였다. 8비트 프로세서라는 제약과 사용 가능한 메모리의 제한을 극복하기 위하여 프로토콜을 최대한 단순화하였고, 시간당 보낼 수 있는 패킷의 수를 최적화하기 위해서 어셈블리언어를 사용하여 TCP, UDP, IP, ICMP, ARP 프로토콜을 구현하였다. 클라이언트 측에서는 LabVIEW를 이용하여 설계 제작한 임베디드 서버의 동작을 확인하였다.

• Journal of information and communication convergence engineering
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• 제11권2호
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• pp.112-117
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• 2013

In order to reuse a register transfer level (RTL)-based IP block, it takes another architectural exploration in which the RTL will be put, and it also takes virtual platforms to develop the driver and applications software. Due to the increasing demands of new technology, the hardware and software complexity of organizing embedded systems is growing rapidly. Accordingly, the traditional design methodology cannot stand up forever to designing complex devices. In this paper, I introduce an electronic system level (ESL)-based approach to designing complex hardware with a derivative of SystemVerilog. I adopted the concept of reuse with higher levels of abstraction of the ESL language than traditional HDLs to design multiplication server farms. Using the concept of ESL, I successfully implemented server farms as well as a test bench in one simulation environment. It would have cost a number of Verilog/C simulations if I had followed the traditional way, which would have required much more time and effort.

• 한국시뮬레이션학회논문지
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• 제10권3호
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• pp.15-30
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• 2001

Hybrid simulation may employ different types of simulation based on which models in different system types are developed. The simulation requires simulation time synchronization and data exchange between such simulators, which is called simulators interoperation. This paper develops such interoperable simulation environments for modeling and simulation of hybrid systems whose components consist of continuous and discrete event systems. The environments, one for centerized and the other for distribute, support interoperation between a discrete event simulator of DEVSim++ and a continuous simulator of MATLAB. The centerized environment, HDEVSim++, is developed by extending the sxisting DEVSim++ environment; the distributed environment, HDEVSimHLA, is developed using the HLA/RTl library. Verification of both environments is made and performance comparison between the two using a simple example is presented. .

• 한국측량학회지
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• 제25권3호
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• pp.215-221
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• 2007

언제 어디서나 누구나 사용할 수 있는 서비스를 추구하는 유비쿼터스 컴퓨팅의 위치인식 기술을 구현하기 위해 RFID기술이 핵심기술로 주목 받고 있다. 특히 위치정보서비스를 위한 RFID 시스템 기반의 RTLS에 관한 연구가 활발히 진행되고 있다. 본 연구에서는 RFID 시스템을 활용한속도 계측 시스템의 활용 가능성을 평가하기 위하여 RFID 시스템 기반의 RTLS를 구성하였다. RFID 시스템을 이용하여 이동체의 속도 정보를 획득한 후, 이를 DGPS를 이용하여 획득한 데이터와 비교 분석함으로써 정확도 평가를 수행하였다. 정확도 평가결과, 본 연구에서 제안한 RFID 시스템을 활용한 이동체의 속도탐지 기술은 저속도를 가진 이동체의 속도정보 획득에 있어서는 활용가능성을 확인할 수 있었으나, 고속도의 이동체 속도 정보 획득을 위해서는 RFID 기술 개발이 더 필요하다는 것을 확인할 수 있었다. 향후, RFID 시스템의 인프라가 구축되면 FFID시스템과 RTLS를 접목시킨 속도 정보 획득 시스템의 활용이 보다 활성화 될 것으로 기대된다.

• 인터넷정보학회논문지
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• 제10권6호
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• pp.7-17
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• 2009

무선통신 프로토콜의 구현에서 MAC 계층은 하드웨어와 소프트웨어를 결합한 시스템-온-칩으로 출시하는 것이 일반적이다. 하지만 이러한 시스템 개발에서 하드웨어의 개발에 많은 시간이 소요되므로 하드웨어의 개발 완료 이전에 소프트웨어의 개발 및 검증하기 위한 환경이 필요하다. 하드웨어와 소프트웨어의 통합 개발에서 하드웨어는 HDL(Hardware Description Level)을 이용한 RTL(Register Transfer Level) 로의 하드웨어 모델링을 통해서, 소프트웨어는 ISS를 통해 시뮬레이션 환경을 제공할 수 있다. 시스템의 개발 복잡도가 점차 증가함에 따라 기존 RTL(Register Transfer Level) 보다 높은 추상 레벨에서의 모델링을 이용하는 ESL(Electronic System Level) 설계가 이루어지고 있다. ESL 설계는 비시간 모델과 시간 모델로 나눌 수 있다. 본 논문에서는 시간 모델이 아닌 비시간 모델 시뮬레이션을 위한 MCU를 설계 및 구현한다. 제안하는 MCU는 비시간 모델에서 정확한 시간이 요구되는 부분 보다는 시스템의 동작을 쉽고 빠르게 검증함으로써 시스템 설계 초기 단계에 시스템의 최적화뿐만 아니라 설계 완료 시점을 앞당길 수 있다. 또한 운영체제를 구동할 수 있는 MCU 모듈을 설계함으로써 MAC 계층의 소프트웨어 부분을 실시간 운영체제 상에서 구현할 수 있는 환경을 제공할 수 있다. 따라서 본 논문에서는 SystemC 기반의 MCU 모듈과 실시간 운영체제 동작을 지원하는 UC/OS-II 모듈을 제안한다.

• 인터넷정보학회논문지
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• 제25권1호
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• pp.29-37
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• 2024

본 논문에서는 환자와 같은 특정 객체의 움직임을 감지하고 추적하기 위한 효율적인 영상처리 시스템을 제안한다. 이진화된 차 영상에서 객체의 윤곽선추출을 위하여 기존 알고리즘대비 대비 정밀한 감지가 가능하고 혼성모드설계에 용이한 세선화 알고리즘을 적용하여 영역을 추출한다. 연산량이 많은 이진화와 세선화 단계를 RTL(Register Transfer Level) 기반으로 설계하여 논리회로 합성을 거쳐 최적화된 하드웨어 블록으로 대체된다. 설계된 이진화 및 세선화 블록은 표준 180n CMOS 라이브러리를 이용하여 논리회로로 합성한 후 시뮬레이션을 통하여 동작을 검증하였다. 소프트웨어기반의 성능비교를 위해 32bit FPGA 임베디드시스템 환경에서 640 × 360 해상도의 샘플 영상을 적용하여 이진 및 세선화 연산에 대한 성능분석도 실시하였다. 검증결과 혼성모드 설계가 이전의 소프트웨어로만 이루어지는 처리속도에서 이진 및 세선화 단계에서 93.8% 향상될 수 있음을 확인하였다. 제안된 객체인식을 위한 혼성모드 시스템은 인공지능 네트워크가 적용되지 않는 엣지 컴퓨팅 환경에서도 환자의 움직임을 효율적으로 감시할 수 있을 것으로 기대된다.

• 전기전자학회논문지
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• 제18권3호
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• pp.305-312
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• 2014

기존의 Verilog테스트벤치로 원전용 안정등급 제어기기와 같이 복잡하고 높은 신뢰도를 요구하는 모듈의 테스트는 수작업으로만 수행된 결과를 가지고 RTL단계의 검증을 마무리하기에는 현실적으로 많은 시간과 노력이 필요하다. UVM은 기존의 테스트벤치의 한계점을 보완하는 계층적 테스트벤치의 구조를 갖고 있어 DUT의 검증을 위한 테스트개선에 대해 테스트벤치의 수정을 간편하게 할 수 있다. 비록 구축과정이 다소 복잡하긴 하지만 테스트 벤치의 컴포넌트들인 driver나 sequence 등을 사용함으로 constraint random test를 가능하게 하여 test vector 작성을 편리하게 한다. 본 논문에서는 기존의 테스트벤치와 계층적 테스트벤치인 UVM테스트벤치를 사용하여 실제 시뮬레이션 하고 커버리지를 분석하여 코드커버리지를 간편하게 향상 할 수 있음을 보였다.