• 한국광학회지
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• 제27권6호
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• pp.212-217
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• 2016

연결 지향적 데이터 경로 서비스는 운영중인 데이터 경로에 문제가 생겼을 경우, 이의 인지와 변경을 제한된 시간 내에 끝내야 한다. 서비스 중인 데이터 경로에 이상이 있을 경우 계속해서 데이터 유실이 발생하기 때문에, 경로 서비스를 제공하는 데이터 스위칭 시스템은 문제의 경로를 신속하게 정상 경로로 전환해야 한다. 시스템의 신속한 경로 전환을 위해서는 문제 (이벤트)의 인지와 공유와 처리 과정이 신속하게 끝나야 한다. 본 논문에서는 테라비트 광-회선-패킷 통합 스위칭 시스템에서 시간결정성 높은 이벤트 공유를 위한 제어프로세서 사이의 메시징 방법을 제안한다. 제안한 방법은 서비스 실행 중에 이벤트 공유를 단순화하고 이벤트 데이터에 의한 시간 가변성을 최소화하여, 글로벌 이벤트 처리의 지연 시간을 줄이고 시간결정성을 향상시킨다. 경로 이벤트 처리에 제안한 방법을 사용할 때, 738개의 경로 전환에서 일반적인 방법보다 최대 40% 의 지연 시간 감소 효과가 있다.

• 한국정보통신학회논문지
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• 제7권5호
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• pp.916-924
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• 2003

공정큐잉은 자원이 노드들 간에 공유되는 유선 및 무선 멀티미디어망에서 주요한 주제중의 하나이다. 대부분의 공정큐잉 알고리즘은 GPS 알고리즘에 근거하고 있으며 공정성을 강조하는 반면 망에서 멀티미디어를 서비스를 지원하기 위해서는 필수적인 제한된 지연시간 보장 측면은 간과하고 있다. 이 논문에서는 새로운 공정큐잉 방안인 지연 보장 공정큐잉 (DGFQ, Delay Guaranteed Fair Queueing)을 제안한다. 이 방식은 무선 패킷망에서 멀티미디어 서비스를 제공하기 위하여 각 flow 별 지연시간 요구에 맞추어 제한된 지연시간을 보장한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.951-954
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• 2002

This paper presents the implementation of hash functions for IPSEC chip. There is an increasing interest in high-speed cryptographic accelerators for IPSec applications such as VPNs (virtual private networks). Because diverse algorithms are used in Internet, various hash algorithms are required for IPSec chip. Therefore, we implemented SHA-1, HAS-160 and MD5 in one chip. These hash algorithms are designed to reduce the number of gates. SHA-1 module is combined with HAS-160 module. As the result, the required logic elements are reduced by 27%. These hash algorithms have been implemented using Altera's EP20K1000EBC652-3 with PCI bus interface.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.1049-1052
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• 1999

We present a use. interface(UI) simulator for developing a mobile phone. This simulator consists of 3 major modules: Graphic Tool Editor, User Interface Software(UI), and Network Command Processor(NCP). The Graphic Tool Editor can design a virtual mobile terminal. The NCP sends a command to the phone and then receives its status from the phone after completion of the command. We can add or modify lots of features easily to the phone using the UI module. These modules can interact each other by sharing the common area in the memory. By doing so, these modules can exchange their status and data to operate in real-time. We have designed and tested a virtual prototyping phone for the LGP 3200 manufactured by LGIC by using the simulator. Through a series of experiment, we have believed that our virtual prototyping interactive simulator can do shorten its development and testing cycle by applying it in the early design phase.

• 한국통신학회논문지
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• 제21권8호
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• pp.2033-2042
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• 1996

In this papre, we describe a recently implemented echo canceller for digital cellular communication of Code Division Multiple Access(CDMA) that features time sharing of digital signal processor(DSP) over four channels in one DSP to reduce per channel costs. In the Public Land Mobile Network(PLMN), it is important to cancel the echo reflected from the Public Switched Telephone Network(PSTN) side. In case of digital mobile system, the round-trip delay of the echo is in excess of about 180 milliseconds due to frame-by-frame voice coding. It is necessary to cancel the echo in PLMN. We have developed a multi-channel echo canceller tht operates with Time Switch Module in a Mobile Switching Center(MSC). The general echo canceller needs PCM trunk interface circuits and the tone detection and disabling circuits, but the multi-channel echo canceller linked with Time Switch Module does not need them. Therefore we could develop the effective and economical echo canceller.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
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• pp.30-32
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• 2000

내적을 계산하는데 있어서 Distributed Arithmetic(DA)을 사용하면 곱셈기를 사용하는 것보다 소비전력 및 크기를 효율적으로 줄일 수 있고, 고속동작이 가능한 회로구현이 쉽기 때문에 신호처리 시스템 설계에 많이 사용하고 있다. DA에는 롬-기반 DA와 가산기-기반 DA를 이용한 방법이 있는데, 가산기-기반 DA는 Sharing property와 계수의 Spare non-zero bit property를 최대한 이용하여 설계가 가능하기 때문에 크기 및 동작속도 측면에서 효율적인 구현이 가능하다. 본 논문에서는 가산기-기반 DA의 이러한 특성을 최대한 이용하여 멀티미디어 신호처리에 적합한 DCT/IDCT 프로세서를 설계하였고 다른 구조 및 롬-기반 DA와 비교 평가해본 결과 크기 및 속도 측면에서 효율적인 결과를 얻었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (A)
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• pp.148-150
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• 2003

본 논문에서는 인터넷 종단 호스트에서 공유 자원의 대역폭 제약조건과 종료시한 제악조건 모두를 만족시킬 수 있는 자원 할당 구조를 제안한다. 제안된 구조는 두 단계로 구성된다. 상위 단계에서는 비례 분배 스케줄러(proportional share scheduler)인 EFT-C/D (Earliest Finish Time Credit/Debit) 스케줄러가 수행된다. 이 스케줄러는 CPU와 같은 시분할 공유 자원을 하위 단계 스케줄러들에게 지정된 비율로 분배하는 역할을 한다. 그리고 하위 단계에서는 서로 다른 시간 제약조건이 부여된 태스크들을 스케줄링 하기위해 다양한 실시간 스케줄러가 수행된다. 본 연구의 주요 성과는 두 가지로 요약된다. 첫째, 이상적인 GPS (Generalized Processor Sharing) 서버와 거의 동등한 수준으로 자원을 공평하게 분배하는 EFT-C/D 알고리즘을 개발하였다. 둘째, 하위 단계에서 수행되는 EDF 스케줄러에 대해 이용율(utilization)에 기반한 스케룰링 가능성 분석 방법을 개발하였다. 이 방법은 주어진 태스크 집합에 대해 단순히 이용율만을 계산하여 스케줄링 가능성을 판별할 수 있다. 따라서 새로운 태스크가 생성될 때 수락 여부를 시스템 수행 중에 제어할 수 있는 장점이 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.250-252
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• 2017

블록암호 국제표준 AES(Advanced Encryption Standard), 국내표준 ARIA(Academy, Research Institute, Agency) 및 국제표준 해시함수 Whirlpool을 통합 하드웨어로 구현하였다. ARIA 블록암호와 Whirlpool 해시함수는 AES와 유사한 구조를 가지며, 본 논문에서는 저면적 구현을 위해서 하드웨어 자원을 공유하여 설계하였다. Verilog-HDL로 설계된 ARIA-AES-Whirlpool 통합 보안 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였고, $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 20 MHz의 동작 주파수에서 71,872 GE로 구현되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.608-611
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• 2003

A large part of the embedded system, compared with the PC, have low performance CPU and small memory. So the embedded operating system fits the condition of that hardware system. A Single Address Space (SAS) OS has the operating system and all applications in the single address space. The SAS architecture enhances sharing and co-operation, because addresses have a unique interpretation. Thus, pointer-based date structures can be directly communicated and shared between programs at any time, and can be stored directly on storage. The key point of the SAS OS on the embedded system is the low overhead inter-action between programs in process and usage. So SAS OS can be ported on the low performance CPU. In this paper, we design the SAS OS (named emNOS, Embedded Network Operating System) on the ARMTTDMI processor. Finally we show the benefits of the SAS OS on the embedded system.

• 한국시뮬레이션학회논문지
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• 제10권3호
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• pp.59-70
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• 2001

Typical low-level image processing tasks require thousands of operations per pixel for each input image. Traditional general-purpose computers are not capable of performing such tasks in real time. Yet important features of traditional computers are not exploited by low-level image processing tasks. Since storage requirements are limited to a small number of low-precision integer values per pixel, large hierarchical memory systems are not necessary. The mismatch between the demands of low-level image processing tasks and the characteristics of conventional computers motivates investigation of alternative architectures. The structure of the tasks suggests employing an array of processing elements, one per pixel, sharing instructions issued by a single controller. In this paper we implemented various image processing filtering using the format converter. Also, we realized from conventional gray image process to color image process. This design method is based on realized the large processor-per-pixel array by integrated circuit technology This format converter design has control path implementation efficiently, and can be utilize the high technology without complicated controller hardware.