• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.194-198
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• 2003

A 16-bit adiabatic low-power Micro-processor core is designed. The processor consists of control block, multi-port register file and ALU. A simplified four-phase clock generator is designed to provide supply clocks for adiabatic processor. All the clock line charge on the capacitive interconnections is recovered to recycle the energy. Adiabatic circuits are designed based on ECRL(efficient charge recovery logic) and $0.35\mu\textrm$ CMOS technology is used. Simulation results show that the power consumption of the adiabatic Microprocessor core is reduced by a factor of 2.9~3.1 compared to that of conventional CMOS Microprocessor

• ETRI Journal
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• 제37권1호
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• pp.118-127
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• 2015

The power consumption of 3D many-core processors can be reduced, and the power delivery of such processors can be improved by introducing voltage island (VI) design using on-chip voltage regulators. With the dramatic growth in the number of cores that are integrated in a processor, however, it is infeasible to adopt per-core VI design. We propose a 3D many-core processor architecture that consists of multiple voltage clusters, where each has a set of cores that share an on-chip voltage regulator. Based on the architecture, the steady state temperature is analyzed so that the thermal characteristic of each voltage cluster is known. In the voltage scaling and task scheduling stages, the thermal characteristics and communication between cores is considered. The consideration of the thermal characteristics enables the proposed VI formation to reduce the total energy consumption, peak temperature, and temperature gradients in 3D many-core processors.

• 한국컴퓨터정보학회논문지
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• 제20권9호
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• pp.1-10
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• 2015

In this paper, we propose a new variable latency L1 data cache architecture for multi-core processors. Our proposed architecture extends the traditional variable latency cache to be geared toward the multi-core processors. We added a specialized data structure for recording the latency of the L1 data cache. Depending on the added latency to the L1 data cache, the value stored to the data structure is determined. It also tracks the remaining cycles of the L1 data cache which notifies data arrival to the reservation station in the core. As in the variable latency cache of the single-core architecture, our proposed architecture flexibly extends the cache access cycles considering process variation. The proposed cache architecture can reduce yield losses incurred by L1 cache access time failures to nearly 0%. Moreover, we quantitatively evaluate performance, power, energy consumption, power-delay product, and energy-delay product when increasing the number of cache access cycles.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제2권2호
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• pp.131-136
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• 2013

멀티코어 프로세서는 다수의 컴퓨팅 코어를 제공해줌으로써 응용 프로세스들의 병렬성을 증대시키고 전체 시스템의 처리율을 크게 향상시켜주고 있다. 최근 멀티코어의 구조적인 특징에 의해서 프로세서 친화도에 따른 네트워크 I/O 성능 차이를 관찰하고, 많은 연구자들이 최적의 프로세서 친화도를 결정하기 위한 연구를 진행하고 있다. 기존의 동적 프로세서 친화도 결정 기법은 응용 프로그램의 수정과 시스템 사양 변경에 투명하게 대처할 수 있으나, 각 응용 프로그램의 고유 특성과 경험을 통해서 수집할 수 있는 정보를 충분히 얻을 수 없다는 제한사항이 있다. 따라서 최적의 프로세서 친화도를 제공하기 어렵다. 본 연구는 프로세서 친화도 결정을 위해서 의미 있는 시스템 변수를 획득하고 최적의 친화도 결정을 지원하기 위한 도구를 제안한다. 구현된 도구는 동적 친화도 결정에 활용되어 그 한계를 극복하고 더 높은 네트워크 대역폭을 제공할 수 있음을 보인다.

• 한국산업정보학회논문지
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• 제26권5호
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• pp.11-19
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• 2021

본 논문에서는 각 코어의 마일리지를 기반으로 하는 비대칭 멀티코어 프로세서의 스케줄링 기법을 제안한다. 저전력을 소비하며 일반성능을 갖는 LITTLE 코어와 고성능을 갖춘 대신 고전력을 소비하는 big 코어로 구성된 big-LITTLE 멀티코어 프로세서 구조를 고려하였다. 시스템에 태스크가 도착하여 처리해야 할 때, 프로세서는 태스크를 처리할 코어 유형(big 또는 LITTLE)을 먼저 결정한 다음 유휴 중인 코어들 가운데서 마일리지가 가장 작은 코어를 조사하여 해당 작업을 코어에 할당한다. 비대칭 멀티코어 할당을 위한 마일리지 기반 밸런싱 알고리즘을 개발하였으며 제안한 스케줄링 기법이 시스템 관리 관점에서 기존 방식보다 더 비용 효율적임을 보인다. 또한 시뮬레이션을 수행하여 제안한 알고리즘의 성능을 평가한다.

• 정보과학회 논문지
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• 제44권9호
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• pp.878-886
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• 2017

본 논문에서는 고성능컴퓨팅 분야에서 주로 활용되는 MPI 응용들을 인텔의 차세대 매니코어 프로세서인 Knights Landing(KNL)에서 실행할 때 발생할 수 있는 성능 병목 현상 및 이를 해결하기 위한 효율적인 자원 할당 방법에 대해서 논의하고자 한다. KNL은 기존의 가속기 형태의 매니코어 프로세서 형태뿐만 아니라 자체적으로 부팅이 가능한 형태의 호스트 프로세서로 구성되어 있으며, 기존의 DDR4 기반의 메모리와 함께 향상된 대역폭을 가진 새로운 형태의 온-패키지 메모리를 장착해서 출시되었다. 이러한 새로운 매니코어 프로세서 아키텍처에 최적화된 자원 할당 방법을 연구함으로써 다중 MPI 응용 실행 성능의 향상과 전체적인 시스템 활용률을 높일 수 있음을 실험적으로 검증하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권12호
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• pp.968-972
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• 2009

멀티 코어 프로세서는 현재 많은 고성능 서버에 적용되어 사용되고 있다. 최근 이들 서버는 점차 높은 네트워크 대역폭 활용을 요구하고 있다. 이러한 요구를 만족시키기 위해서는 멀티 코어를 효율적으로 활용하여 네트워크 처리율을 향상시키는 방안이 필요하다. 그러나 현재 운영체제들은 멀티 코어 시스템을 멀티 프로세서 환경과 거의 동일하게 다루고 있으며 아직 멀티 코어의 고유 특성을 고려한 성능 최적화 시도는 미흡한 상태이다. 이러한 문제를 해결하기 위해서 본 논문에서는 멀티 코어의 특성을 최대한으로 고려하여 프로세스 스케줄링을 결정함으로써 통신 성능을 향상시키는 방안에 대해서 연구한다. 제안되는 프로세스 스케줄링은 멀티 코어 프로세서의 캐쉬 구조, 프로세스의 통신 집중도, 그리고 각 코어의 부하를 기반으로 해당 프로세스에게 최적의 코어를 결정하고 스케줄링한다. 제안된 기법은 리눅스 커널에 구현되었으며 측정 결과는 최신 리눅스 커널의 네트워크 처리율을 20%까지 향상시켰으며 프로세서 자원은 55% 더 절약할 수 있음을 보인다.

• 한국통신학회논문지
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• 제18권10호
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• pp.1433-1443
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• 1993

DCT(Discrete Cosine Transform)/ IDCT(Inverse DCT)는 여러 DSP 분야와 영 강압축 시스템에서 널리 사용되는 부호화 방식으로서 압축 및 복원 시스템에서 가장 많은 처리시간을 요하는 부분이다. 그러므로 이 부분의 성능을 향상시킴으로써 전체 영상 압축시스템의 성능을 향상시킬수 있다. 본 논문에서는 이러한 DCT/IDCT연산을 효율적으로 수행하기 위하여 모듈생성기법을 이용하여 하드웨어로 구성하였다. 설계한 DCT/IDCT코어 프로세서는 부분합과 분산연산을 이용하여 비교적 적은 면적을 차지하며, 약간의 면적을 증가시킴으로써 DCT와 IDCT연산을 모두 수행한다. 또한 파이프라인 구조를 사용하여 고속으로 DCT/IDCT연산을 수행할 수 있으며, 적은 수의 반올림(rounding)단계를 거치므로 높은 정밀도로 연산을 수행한다. 그리고 모듈생성기법을 사용하여, 설계공정에 독립적이고 입력비트나 정밀도 둥을 간단한 매개변수의 조정으로 변환시킬 수 있도록 설계하였다. 또한 구현한 코어프로세서는 CCITT 권장안 H.261에 부합하는 정밀도로 연산을 수행한다.

• 한국통신학회논문지
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• 제30권6A호
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• pp.526-534
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• 2005

본 논문은 SMDL을 이용하여 임베디드 프로세서 코어를 자동 생성해 주는 임베디드 코어 자동 생성 시스템의 구조와 동작에 대해 설명하고 있다. 이러한 SMDL 기술을 통해 제안된 시스템에서는 파이프라인 구조의 데이터패스와 컨트롤 유닛으로 구성된 메모리 모듈을 가진 프로세서 코어를 생성하게 된다. 생성된 코어는 메모리 억세스를 정상적으로 수행할 수 있도록 멀티 싸이클 인스트럭션을 지원하고, 파이프라인 프로세서 상에서 생길 수 있는 파이프라인 해저드를 처리할 수 있다. 실험 결과를 통해서 생성된 코어의 정확성을 확인할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 추계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.246-247
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• 2008

Further evolutions of technologies and needs of users will make mobile equipments improved. To make this happen, processor's good performance is essential. Hence, This paper propose a reform of Instruction Execute and Instruction Decode of contemporary ARMv7 which needs low-power and has the high performance for a faster processor. The first chapter explains why the performance of a processor has to be upgraded, the second chapter shows current technologies. The third chapter explains about the proposal and illustrates the structure. Finally, in the forth chapter, the conclusion will be made. 3-way Superscalar, that is proposed in this paper, will make designing a faster processor possible. And it will contribute for the advanced performance of mobile equipments.