• 한국산학기술학회논문지
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• 제4권3호
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• pp.301-306
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• 2003

임베디드 웹서버를 설계하고 리눅스 OS 를 포팅하여 원격지 하드웨어의 제어와 감시 시스템을 구현하였다 리눅스는 2.4.1 버전을 ARM720T보드에 포팅했으며 웹서버는 GPL(General Public License)규약인 Boa web server를 사용했다. 원격지 감시와 제어를 위해 Cirrus Logic사의 ARM720T 칩인 EP7312의 GPIO(General Purpose Inpout Output) 포트에 입출력 디바이스 연결시켜 실험하였다. GPIO 장치 드라이버를 작성하였고, 이를 구동시키는 응용프로그램은 리눅스용 C언어를 CGI프로그램화시켜 클라이언트 PC의 웹브라우저에서 제어와 감시가 가능하게 했다 이는 기존의 PC기반의 웹서버를 사용하는 것 보다 하드웨어 설계 비용을 절감할 수 있고 운영체제없이 구현되는 웹서버보다는 응용범위의 다양성과 개발기간단축이라는 장점을 가지고 있다.

• 방송공학회논문지
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• 제12권1호
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• pp.53-60
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• 2007

Digital Broadcasting Satellite (DBS) 수신기는 실시간으로 위성으로부터 수신되는 방송신호를 실시간으로 NTSC A/W 스트림으로 변환하는 기능을 수행한다. 따라서 Multi-tasking 방식은 실시간 응용시스템에서 프로세서의 효율적인 사용에 매우 효과적인 방법이다. 본 논문에서는 H/W, S/W micro kernel을 이용한 hybrid approach를 통하여 H/W micro kernel과 multi-tasking programming과의 관계를 적절히 조절하여 시스템의 처리속도를 증가시켰다. 또한 DBS수신기에서의 실시간 처리를 위해 각각의 프로세스들간의 스케줄 적정성을 확보하기 위해 시스템의 요구사항이 만족되도록 개발된 critical hard real-time task들에 대한 스케줄 적정성을 먼저 평가하고, 그 밖의 soft real-time task 들에 대한 스케줄링 가능성에 대한 평가를 진행하여 전체적으로 실시간 처리에 문제가 발생하지 않도록 embedded 소프트웨어를 개발하였다.

• 한국콘텐츠학회논문지
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• 제17권10호
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• pp.587-597
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• 2017

최근 하드웨어의 발전으로 모바일 환경에서 리눅스나 안드로이드 같은 범용 운영체제 환경에서 실시간성의 요구가 증가하고 있으나, 범용운영체제의 경우 실시간성을 제공하지 못하는 단점이 있다. 이를 해결하기 위해 리눅스에 부가적으로 설계된 RTiK(Real-Time implanted Kernel)을 통해 실시간성을 제공할 수 있으나, 기존 RTiK의 경우 x86 아키텍처만을 제공하는 단점이 있으며, 실시간성 지원을 위해서는 CPU 플랫폼에 종속되는 한계가 있다. 본 논문에서는 CPU 플랫폼 이식을 위해 ARM 아키텍쳐를 위한 실시간 확장커널인 RTiKA(Real-Time implant Kernel for ARMLinux)을 설계 및 구현한다. 실시간성 제공을 위해 독립적인 Local APIC Timer를 대체하는 MCT 타이머를 이용하였으며, 성능 검증 및 평가를 위해 생성된 실시간 태스크의 주기를 측정하였고, 1ms 단위의 주기를 바탕으로 여러 개의 실시간 태스크에 대한 동작을 보장할 수 있었다.

• 한국정보과학회논문지:정보통신
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• 제36권2호
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• pp.118-129
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• 2009

433Mhz에서 단일 채널을 사용하는 ISO 18000-7 능동형 RFID 표준은 낮은 전송 속도, 단일채널에 따른 간섭 문제 등으로 최근의 응용 요구를 충족시키는데 어려움이 있다. 2.4Ghz 대역에서 다수 채널을 사용하는 새로운 능동형 RFID 시스템을 제안한다. 이 시스템은 하나의 리더에 여러 개의 인터페이스를 장착하여 성능을 개선하는 방안이 특징이다. 그런데 다수의 인터페이스를 장착하여도 대부분의 태그들이 특정 인터페이스로 몰린다면 기대하는 성능 개선이 어렵다. 이를 극복하기 위해 인터페이스간 부하 배를 고려한 능동형 RFID 프로토콜이 필요하다. 우리는 단순결합, LP-조합, AP-균형이라는 세 가지 프로토콜을 제안하고 비교, 분석하였다. 태그의 수, 인터페이스 수, 태그의 부가 정보의 양 등을 변화시키면서 수행한 다양한 성능 평가 결과 AP-균형이 가장 우수한 성능을 보였다. AP-균형은 인터페이스 수에 거의 선형적으로 비례하여 성능이 증가하며 기대를 충족하였다.

• 한국멀티미디어학회논문지
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• 제9권4호
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• pp.388-400
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• 2006

LBS의 주요 기술 구성요소에는 무선측위기술 또는 위치결정기술, LBS 핵심기반 기술 및 LBS 응용기반 기술 등이 있다. 이 논문에서는 LBS의 주요기술 구성요소 중 핵심기반기술인 위치 데이터 관리 시스템을 설계한다. 제안 시스템은 LBS 응용인터페이스, 응용서비스 질의처리기, 이동객체 위치추정기, 위치정보 관리기, 실시간 데이터 수신기, 위치정보 데이터베이스로 구성된다. 데이터베이스 관리 기술을 활용하여 이동객체의 위치변화 정보를 효율적으로 관리하고 이와 관련된 유용한 정보를 LBS 사용자에게 제공하며, 기존의 상용 데이터베이스에서 처리할 수 없는 이동객체의 연속적인 위치정보를 처리하는 연산 및 위치추정 기능을 지원한다. 실시간 환경에서 발생되는 위치정보의 결손을 보완하는 위치정보 트리거링을 토대로 기존의 위치 정보 관리 시스템이 갖는 문제점을 보완한다. 제안한 위치 데이터 관리 시스템의 응용을 위해 산불관리 응용서비스에 적용한 결과를 보인다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.24-30
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• 2009

본 논문에서는 3GPP(Third Generation Partnership Project) Release 7 eHSPA(High Speed Packet Access for Evolution) UE(User Equipment) FDD(Frequency Division Duplex) 규격을 만족하는 단말 모뎀의 FPGA(Field Programmable Gate Array) 플랫폼 설계 및 이를 기반으로 한 효율적인 검증 방법에 대해 제안한다. 구현된 FPGA 모뎀 플랫폼은 물리 계층 지원을 위한 모뎀 보드, MCU(Micro Controller Unit)와 DSP(Digital Signal Processor) 코어로 구성되어 모뎀 보드를 제어를 위한 제어 보드, 그리고 RF(Radio Frequency) 및 기타 장비 접속을 위한 주변장치(Peripheral) 보드 등으로 구성된다. 그리고 검증 단계는 하드웨어-소프트웨어 연동 상관 정도에 따라 단순 기능 검증, 시나리오 검증 그리고 호 처리 및 시스템 성능 검증 등으로 규정화하여 진행되었고, 실제 구현적인 측면으로 저 전력 SoC(System On a Chip)를 위한 에뮬레이션 검증 기법도 제안한다.

• 한국지구물리탐사학회:학술대회논문집
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• 한국지구물리탐사학회 2009년도 학술대회 초록집
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• pp.75-80
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• 2009

유한요소법을 이용한 3차원 모델링은 모형에 대한 기하학적 유연성에도 불구하고 대형 연립방정식에 대한 계산이 필요하여 실용성에는 많은 제약이 있었다. 본 연구에서는 최근 컴퓨터와 수치해석기술을 바탕으로 직접해법과 반복해법을 선택적으로 사용한 효율적인 유한요소 3차원 모델링을 구현하였다. 직접해법인 PARDISO는 멀티코어 계산환경에서 병렬 연산을 이용하여 계산속도를 현저히 감소시킬 수 있었고 특히 단딜 주파수 다중 송신의 계산에서 최대의 계산효율을 보였다. 소규모 메모리 환경에서는 BiCGSTAB(1)이 다른 반복해법들에 비해 빠르고 안정적으로 수치해를 계산하였다. 효율적인 3차원 모델링은 주어진 문제와 상황에 적합한 해법을 선택적으로 사용함으로써 가능하다. 모델링에는 다양한 형태의 인공송신원이 고려되어 있으며 향후 3차원 역산의 효율적인 엔진으로 활용할 수 있다.

• 한국정보통신학회논문지
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• 제10권4호
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• pp.744-751
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• 2006

국가 기반망의 중심인 PSTN (Public Switched Telephone Network)을 구성하는 핵심 장치 인 중계교환기는 과거의 단순 음성 호 처리뿐 아니라 지능망 호 및 이동 호 서비스를 위한 추가적인 처리 기능이 부가됨으로 인해 과거에 예측하지 못한 과부하 현상이 종종 발생되고 있다. 본 논문에서는 음성 호만을 고려한 중계교환기 과부하 제어 기능만으로는 현재의 교환기에서 망 내의 트래픽 폭주를 올바르게 제어 할 수 없다는 한계점을 제시하고 이를 해결하기 위해, 다양한 호의 특성에 따른 과부하 제어 및 예방적 폭주 제어 기능 중 하나인 망 관리 제어 기능과의 연계를 통한 효율적인 중계교환기 과부하 제어 알고리듬을 제시하였다. 제안된 과부하 제어 알고리듬에서는 과부하 상태 발생 시 무조건 적인 호 제한을 하지 않고 과부하를 유발시키는 호의 종류를 구분하여 과부하에 미치는 영향의 정도에 따른 선택적 호 제한 기능을 사용하였다. 이러한 알고리듬을 통해 과부하 상태에서도 긴급 호와 같은 중요한 호들은 제한을 하지 않도록 할 수 있는 효과도 함께 나타내었다. 시뮬레이션 결과, 본 논문에서 제안된 알고리듬은 다양한 형태의 호들이 입력되는 과부하 조건하에서도 효과적으로 호를 제어하여 중계교환기의 상태를 정상으로 유지함을 볼 수 있었다.

• 한국콘텐츠학회논문지
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• 제9권3호
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• pp.9-19
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• 2009

본 논문에서는 최근 국제표준화가 이루어진 H.264/SVC 복호기 SoC 칩 개발을 위한 새로운 하드웨어 구조를 제안하고, 최적인 회로개발을 지원하기 위한 C-모델 시뮬레이터를 개발한다. 제안된 SVC 복호기는 표준규격의 기능들을 최적으로 처리하기 위한 하드웨어 엔진과 핵심 프로세서를 이용한 소프트웨어 등으로 구성되어 있어 기존의 임베디드 시스템으로 간단히 구현할 수 있다. 본 논문에서 제안한 복호기의 C-모델 시뮬레이터는 SVC의 스케일러블 베이스라인 프로파일을 기반으로 복잡도 감소를 위하여 B-픽처 구조를 사용하지 않는 IPPP 구조에 의한 스케일러블 만을 고려함으로서 칩 설계의 실용성을 증가시켰다. 하드웨어 구조와 C-모델 시뮬레이터의 유효성을 검증하기 위해 제안한 H.264/SVC 호기 시스템에 대한 결과를 제시한다.

• 대한의용생체공학회:의공학회지
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• 제41권3호
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• pp.128-137
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• 2020

Cardiac electrophysiology studies often use simulation to predict how cardiac will behave under various conditions. To observe the cardiac tissue movement, it needs to use the high--resolution heart mesh with a sophisticated and large number of nodes. The higher resolution mesh is, the more computation time is needed. To improve computation speed and performance, parallel processing using multi-core processes and network computing resources is performed. In this study, we compared the computational speeds of CPU parallelization and GPU parallelization in virtual heart simulation for efficiently calculating a series of ordinary differential equations (ODE) and partial differential equations (PDE) and determined the optimal CPU and GPU parallelization architecture. We used 2D tissue model and 3D ventricular model to compared the computation performance. Then, we measured the time required to the calculation of ODEs and PDEs, respectively. In conclusion, for the most efficient computation, using GPU parallelization rather than CPU parallelization can improve performance by 4.3 times and 2.3 times in calculations of ODEs and PDE, respectively. In CPU parallelization, it is best to use the number of processors just before the communication cost between each processor is incurred.