• 전자공학회논문지 IE
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• 제48권3호
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• pp.20-25
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• 2011

본 논문은 와이브로 통신환경에서 SDR(Software Defined Radio) 시스템을 위한 실행속도 증진 방법을 개발하였다. 본 논문에서는 SDR 기능 구현을 위해 GPU(Graphics Processing Unit)라는 새로운 프로세서를 사용하였다. 일반적으로 통신시스템에서는 DSP(Digital Signalling Processor)나 FPGA(Field Programmable Gate Array)를 이용하여 시스템을 구현한다. 그러나 이러한 프로세서는 장단점이 커서 구현 및 디버깅을 하기 어렵다. GPU는 다수의 프로세서로 구성되어 있어 벡터 처리에 적합하며, 각 프로세서는 thread의 셋으로 구성이 되어 있다. 본 논문에서는 GPU만의 자원뿐만 아니라 CPU 자원 까지 사용하기 위한 Framework 또한 구현하였다. 다양한 실험결과, 본 제안 시스템이 와이브로 환경에서 우수한 성능을 제공함을 확인할 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제17권6호
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• pp.161-167
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• 2017

최근 소형 레이더는 다양한 운용환경에서 대응하기 위하여 소형화와 저전력화를 추진한다. 또한 한번의 타격으로 표적의 시스템을 무능화시키기 위해 높은 거리해상도를 갖는 소형 밀리미터파 레이더 개발을 요구한다. 본 논문에서는 소형 밀리미터파 레이더에서 사용할 수 있는 신호처리기를 설계하고 구현하였다. 소형 밀리미터파 레이더를 위한 신호처리기는 소형화와 저전력화를 위해 디지털 IF(Intermediate Frequency) 수신기와 실시간 FFT 연산이 가능한 DFT(Discrete Fourier Transform) 모듈을 설계하였다. 또한 소형 밀리미터파 레이더의 수신 경로에서 발생할 수 있는 신호의 왜곡을 보정하기 위한 수단으로 FPGA(Field Programmable Gate Array)와 DAC(Digital Analog Converter)를 활용하여 시스템에서 사용하는 RF(Radio Frequency) 신호를 생성할 수 있도록 하였다. 마지막으로 성능시험을 통해 구현한 신호처리기를 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.621-622
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• 2017

본 논문에서 배열 안테나 기반 협대역 간섭신호 제거를 위한 저면적 FFT 프로세서 구조를 제안하고 5채널 64/128/512-point FFT 프로세서를 하드웨어로 구현 및 검증하였다. 제안된 flexible-Multipah Delay Commutator(MDC) 방식을 이용하여 5채널 입력 데이터를 하나의 FFT 프로세서로 처리했으며, 제안된 Mixed Radic-4/2/4/2/4/2 분해 방법을 통해 복잡도 측면에서 가장 큰 비중을 차지하는 비단순 승산의 수를 줄임으로써 복잡도를 크게 낮추었다. 제안된 FFT 프로세서는 Xilinx system generator로 설계한 후, Xilinx Virtex-7 FPGA에 기반하여 구현하였다. 구현 결과 slices 17508개, DSP48s(dedicated multiplier) 108개로 구현 가능함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 춘계학술대회
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• pp.600-602
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• 2021

모바일 산업의 발달과 인공지능 기술에 대한 관심이 높아지면서 임베디드 시스템에 적용 가능한 인공지능 프로세서에 대한 연구가 활발히 진행되고 있다. 임베디드 시스템에서 인공지능을 구현하는 경우 제한된 자원과 소비 전력을 고려한 설계가 필수적이며, 낮은 연산 성능을 보완할 수 있는 전용 가속기를 포함하는 것이 효율적이다. 본 연구는 독립 운용이 가능한 임베디드 인공지능 프로세서를 제안한다. 제안하는 인공지능 프로세서는 거리연산 기반의 경량 인공지능 알고리즘이 적용된 하드웨어 가속기를 포함하며, 프로그래밍 가능한 범용 프로세서와 함께 운용되어 다양한 임베디드 시스템에 적용 가능하다. 인공지능 프로세서는 Verilog HDL을 사용하여 설계되었으며 Field Programmable Gate Array (FPGA)를 통해 기능을 검증하였다.

• 전자공학회논문지B
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• 제30B권1호
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• pp.1-9
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• 1993

In recent days high perfermance graphic operation is needed, since computer graphics is widely used for computer-aided design and simulator using high resolution graphic card. In this paper a graphic accelerator is designd with the functions of graphic primitives generation and geometrical transformations. 1-D Systolic Array Processor for Matris Vector operation is designed and used in main ALU of a graphic accelerator, since these graphic algorithms have comonon operation of Matris Vector. Conclusively, in case that the resolution of graphic domain is 800$\times$600, and 33.3nsec operator is used in a graphic accelerator, 29732 lines per second and approximately 6244 circles per second is generated.

• 전자공학회논문지B
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• 제31B권5호
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• pp.1-11
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• 1994

In computer graphics since objects atre constructed by lines and curves, the high-speed curve generator is indispensible for computer aided design and simulatation. Since the functions of graphic generation can be represented as a series of matrix operations, in this paper, two kind of the high-speed Bezier curve generator that uses matrix equation and a recursive relation for Bezier polynomials are designed. And B-spline curve generator is designed using interdependence of B-spline blending functions. As the result of the comparison of designed curve generator and reference [5], [6] in the operation time and number of operators, the curve generator with 1-dimensional systolic array processor for matrix vector operation that uses matrix equation for Bezier curve is more effective.

• 한국컴퓨터정보학회논문지
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• 제4권4호
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• pp.94-100
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• 1999

본 논문은 흡필드 모델의 실수연산을 고속으로 수행할 수 있는 디지털 신경회로망의 구현에 관한 연구이다. 흡필드 모델［1］-［8］의 연산과정은 행렬-벡터의 연산으로 기술 할 수 있으며, 이 연산과정은 순환, 반복적으로 이루어지므로 어레이프로세서 구조로 설계하기에 적합하다. 또한, Look-up-Table(연산표)에 의하여 비선형 함수를 출력함으로써, 고속의 실수 연산을 수행할 수 있도록 설계하였다. 본 논문에서 제안한 방법은 현재 개발된 VLSI기술로 실현 가능하기 때문에 실제 신경회로망의 응용분야에 이용될 수 있을 것으로 기대된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.631-632
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• 2006

In this paper, acquiring the more desirable to adopt design SoC for the fast hierarchical motion estimation, we exploit foreground and background search algorithm (FBSA) base on the dual arithmetic processor element(DAPE). It is possible to estimate the large search area motion displacement using a half of number PE in general operation methods. And the proposed architecture of MHME improve the VLSI design hardware through the proposed FBSA structure with DAPE to remove the local memory. The proposed FBSA which use bit array processing in search area can improve structure as like multiple processor array unit(MPAU).

• 한국통신학회논문지
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• 제27권10C호
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• pp.999-1007
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• 2002

본 논문에서는 DSSS (Direct Sequence Spread Spectrum) 수신기에서 초기동기 탐색에 사용될 수 있는 정합필터에 대해서 연구하였다. 하드웨어기술언어 (HDL)로 정합필터를 구현하기 위한 모델이 제시되었다. 제안된 모델은 고속 처리를 위해 병렬처리와 파이프라인 구조를 기반으로 하는데 환형버퍼, 곱셈기, 덧셈기, 코드참조표 등으로 구성되어 있다. 제안된 모델에 대해 성능을 분석하였고 일반적인 DSP (Digital Signal Processor)로 구현할 경우와 비교하였다. 제안된 모델을 FPGA (Field Programmable Gate Array)상에 구현하였고 타이밍 시뮬레이션 결과를 통해서 동작을 검증하였다.

• 한국군사과학기술학회지
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• 제9권2호
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• pp.111-117
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• 2006

This paper describes the design principles and methods of electronic processor for thermal imager with 320$\times$240 staring array infrared detector. For the detector's nonuniformity correction and excellent image quality, we have designed the multi-point correction method using the defocusing technique of the optics. And to enhance the image of low contrast and improve the detection capability, the new technique of histogram processing has been designed. Through these image processing techniques, we have developed the high quality thermal imager and acquired a satisfactory thermal image. The result of MRTD(Minimum Resolvable Temperature Difference) is $0.1^{\circ}C$ at 4cycles/mard.