• 대한전자공학회논문지TC
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• 제42권12호
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• pp.159-164
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• 2005

최근 정보량의 증가로 고속 디지털 회로를 요구하고 있다. 이에 따라 소형 고주파 회로에 전자기 특성이 중요하게 대두되었다. 그래서 불완전한 그라운드 상에 PCB 회로의 고속 디지털 전송라인에 대한 신호 집적도와 두 평행 선로 사이의 결합특성을 3차원 전자기 해석법인 시간영역 유한차분법을 이용하여 해석하였다. FDTD 시뮬레이션 결과는 상용 회로 소프트웨어 툴인 ADS 시뮬레이터와 비교하였고, 집중 소자 모델링, 주파수에 따른 슬롯에 의한 전자파의 방사 등을 해석하였다. 결과로써 마이크로스트립 선로 아래 슬롯이 있는 경우 신호의 전송에 큰 영향을 끼치는 것을 알 수 있다.

• 대한금속재료학회지
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• 제46권2호
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• pp.80-87
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• 2008

Many researches related to the reliability of Pb-free solder joints with PCB (printed circuit board) surface finish under thermal or vibration stresses are in progress, because the electronics is operating in hash environment. Therefore, it is necessary to assess Pb-free solder joints life with PCB surface finish under thermal and mechanical stresses. We have investigated 4-points bending fatigue lifetime of Pb-free solder joints with OSP (organic solderability preservative) and ENIG (electroless nickel and immersion gold) surface finish. To predict the bending fatigue life of Sn-3.0Ag-0.5Cu solder joints, we use the test coupons mounted 192 BGA (ball grid array) package to be added the thermal stress by conducting thermal shock test, 500, 1,000, 1,500 and 2,000 cycles, respectively. An 4-point bending test is performed in force controlling mode. It is considered that as a failure when the resistance of daisy-chain circuit of test coupons reaches more than $1,000{\Omega}$. Finally, we obtained the solder joints fatigue life with OSP and ENIG surface finish using by Weibull probability distribution.

• 한국전기전자재료학회논문지
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• 제33권5호
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• pp.350-354
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• 2020

In this study, a pressure sensor for each displacement was fabricated based on the silicon-based pressure sensor obtained through simulation results. Wires were bonded to the pressure sensor, and a piezoresistive pressure sensor was inserted into the printed circuit board (PCB) base by directly connecting a micro-electro-mechanical system (MEMS) sensor and a readout integrated circuit (ROIC) for signal processing. In addition, to prevent exposure, a non-conductive liquid silicone was injected into the sensor and the entire ROIC using a pipette. The packaging proceeded to block from the outside. Performing such packaging, comparing simple contact with strong contact, and confirming that the measured pulse wavelength appears accurately.

• Journal of Power Electronics
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• 제9권2호
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• pp.308-319
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• 2009

An increasing number of power electronic applications require high power density. Therefore, the switching frequency and switching speed have to be raised considerably. However, the very fast switching transients induce a strong voltage and current ringing. In this work, a novel damping concept is introduced where the parasitic wiring inductances are advantageously magnetically coupled with a damping layer for attenuating these unwanted oscillations. The proposed damping layer can be implemented using standard materials and printed circuit board manufacturing processes. The system behavior is analyzed in detail and design guidelines for a damping layer with optimized RC termination network are given. The effectiveness of the introduced layer is determined by layout parasitics which are calculated by application of the Partial Element Equivalent Circuit (PEEC) simulation method. Finally, simulations and measurements on a laboratory prototype demonstrate the good performance of the proposed damping approach.

• 한국전자파학회논문지
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• 제30권2호
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• pp.104-110
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• 2019

본 논문에서는 long term evolution(LTE) 통신을 위한 900 MHz 대역에서 동작하는 CMOS 전력증폭기 집적회로 설계 결과를 제시한다. 출력단에서의 적은 손실을 위해 트랜스포머를 이용한 출력 정합 회로가 printed circuit board(PCB) 상에 구현되었다. 동시에, 2차 고조파 임피던스의 조정을 통해 전력증폭기의 고효율 동작을 달성하였다. 전력증폭기는 $0.18{\mu}m$ CMOS 공정을 이용하여 설계되었으며, 10 MHz의 대역폭 및 7.2 dB 첨두 전력 대 평균 전력비(PAPR)의 특성을 갖는 LTE up-link 신호를 이용하여 측정되었다. 제작된 전력증폭기 모듈은 평균 전력 24.3 dBm에서 34.2 %의 전력부가효율(PAE) 및 -30.1 dBc의 인접 채널 누설비(ACLR), 그리고 24.4 dB의 전력 이득을 갖는다.

• 마이크로전자및패키징학회지
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• 제18권1호
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• pp.35-39
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• 2011

고속전단시힘의 표준화를 위한 기초 연구의 일부로 Sn-3.0wt%Ag-0.5wt%Cu 솔더 볼의 고속전단특성에 대한 연구를 수행 하였다. 고속전단 시험편 제작을 위해 직경 450 ${\mu}m$의 솔더 볼을 FR4 PCB (Printed Circuit Board) 위에 장착한 후 $245^{\circ}C$ 온도에서 리플로 솔더링을 행하였다. PCB 상의 금속 패드로는 ENIG (Electroless Nickel/mmersion Gold, i.e Cu/Ni/Au)와 OSP (Organic Solderability Preservative, Cu 패드)를 사용하였다. 고속전단 속도는 0.5~3.0 m/s 범위, 전단 팁의 높이는 10~135 ${\mu}m$ 범위에서 변화시켰다. 실험결과로서, OSP 패드의 경우 전단 팁 높이 증가에 따라 연성 파괴가 증가하였으며, 전단속도 증가에 따라 연성파괴는 감소되었다. ENIG 패드의 경우에도 전단 팁 높이 증가에 따라 연성 파괴가 증가하였다. 전단 팁 높이 10 ${\mu}m$(볼 직경의 2%)는 패드 박리 파괴가 대부분이어서 전단파면 관찰에는 부적절한 높이였다. 고속전단에너지는 OSP 및 ENIG 패드 모두 전단 팁 높이 증가에 따라 증가하는 경향을 보였다.

• 청정기술
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• 제18권3호
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• pp.287-294
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• 2012

본 연구에서는 중고 레이저 복합기의 재제조 과정에서 복합기의 성능에 큰 영향을 미치는 인쇄회로기판(printed circuit board, PCB) 등 전자부품에 대하여 세정공정의 도입 적용 가능성을 분석하고 세정장치 및 최적의 운전조건을 설계하였다. 1단계로 물에 의한 부식의 염려가 없는 건식세정방식으로 플라즈마세정에 의한 세정성을 분석하였다. 플라즈마세정 의한 PCB세정에서는 세정이 어느 정도 이루어졌으나 플라즈마가 전도 될 수 있는 피세정물의 금속 부분 주위에서 피 세정물의 손상을 확인할 수 있었으며 레이저 복합기의 재제조용으로는 생산성 및 경제성이 부족하였다. 2단계에서는 경제성이 있는 초음파세정방식을 위하여 현재 현장에서 사용되고 있는 세정제를 포함하여 세정효율이 우수한 4종의 대체 세정제를 선정하여, 세정제의 물성을 측정하였고 세정성을 평가하였다. 준수계 세정제와 비수계 세정제보다 수계 세정제의 세정력이 우수 하였으며, 초음파 주파수가 작을수록 세정력이 우수하였다. 수계세정제 A를 사용하여 28 kHz의 초음파 세기에서 세정을 한다면 30초~1분 내에 빠른 세정이 가능할 것으로 판단되었다. 3단계에서는 선정된 세정제로 초음파 세정시스템을 구축하고, 실제 부품들을 초음파 세정하여 현장에서 사용이 적합한 최적의 세정조건을 구하였다. PCB 보드 및 대전기에 대하여 최적 세정 조건을 구한 결과, 40 kHz, $50^{\circ}C$에서 1분 30초 및 2분에 세정을 끝낼 수 있었다. 수작업에 의존하거나 외부처리를 하고 있는 중소 재제조 업체들은 본 세정시스템의 도입으로 전자부품 기능의 신뢰성이 확보되며 전체적인 재제조 공정의 생산성 및 경제성 향상에 큰 효과를 볼 수 있을 것으로 기대된다.

• 한국컴퓨터정보학회논문지
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• 제21권3호
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• pp.1-8
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• 2016

The printed circuit board (PCB) can be used only 2 layers of front and back. Therefore, the wiring line segments are located in 2 layers without crossing each other. In this case, the line segment can be appear in both layers and this line segment is to resolve the crossing problem go through the via. The via minimization problem (VMP) has minimum number of via in layout design problem. The VMP is classified by NP-complete because of the polynomial time algorithm to solve the optimal solution has been unknown yet. This paper suggests polynomial time algorithm that can be solve the optimal solution of VMP. This algorithm transforms n-line segments into vertices, and p-crossing into edges of a graph. Then this graph is partitioned into 3-coloring sets of each vertex in each set independent each other. For 3-coloring sets $C_i$, (i=1,2,3), the $C_1$ is assigned to front F, $C_2$ is back B, and $C_3$ is B-F and connected with via. For the various experimental data, though this algorithm can be require O(np) polynomial time, we obtain the optimal solution for all of data.

• 마이크로전자및패키징학회지
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• 제22권4호
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• pp.47-56
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• 2015

본 논문에서는 HDI(High Density Interconnection) 기판의 코어로 사용될 수 있는 카본 CCL(Copper Claded Layer)의 열거동 및 신뢰성 특성을 실험과 CAE를 이용한 수치해석을 통해 평가하였다. 카본 CCL의 특성평가를 위해 기존 FR-4 코어와 heavy cu 코어와 비교하였다. 연구결과에 의하면 pitch계열 카본코어가 적용된 PCB의 휨강도가 가장 높고 온도에 따른 변형량이 가장 낮았다. 또한, HDI 신뢰성평가 기준의 TC(Thermal Cycling), LLTS(Liquid-to-Liquid Thermal Shock), Humidity 실험을 통해 카본코어가 적용된 PCB는 신뢰성이 확보되었음을 확인하였다. 카본 파이버에 의한 불균일한 비아홀의 표면형상 여부와 드릴비트 마모 가능성을 분석하였는데 비아홀의 표면은 균일하고, 드릴비트의 표면도 매끄러워 카본 CCL의 우수한 드릴가공성도 확인하였다.

• 자원리싸이클링
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• 제20권4호
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• pp.58-64
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• 2011

고온에서 PCB 처리를 통한 Au, Ag와 같은 귀금속뿐 아니라 Ni과 같은 주요 회유금속을 회수하기 위한 기초연구로서 CaO-$Al_2O_3$(-$SiO_2$) 및 CaO-$SiO_2$-$CaF_2$ 슬래그를 이용하여 Au, Ag, Ni의 회수거동올 관찰하였다. 슬래그 투입 없이 PCB만으로 용융실험을 수행한 결과 PCB는 거의 용융되지 않았으며, 이로부터 유도전류를 이용한 용융을 촉진할 뿐 아니라 유가금속의 회수를 위해서는 Cu와 갇은 적절한 base metal이 필요함을 확인하였다. 본 연구결과, PCB/Cu ratio는 1 이하가 바람직할 것으로 생각된다. CaO-$Al_2O_3$(-$SiO_2$) 및 CaO-$SiO_2$-$CaF_2$ 슬래그를 투입한 결과, $CaF_2$를 함유하는 fluorosilicate계 슬래그가 calcium aluminate계 슬래그보다 융점과 점도가 낮게 제어되었으며, 이로부터 Au, Ag, Ni의 높은 분배비를 얻을 수 있었다. 점도가 낮은 $CaF_2$ 함유 슬래그 적용 시 높은 유가금속 회수율은 슬래그 내에서 각 금속입자의 등속침강속도가 상승하기 때문인 것으로 평가되었다.