• 대한전자공학회논문지SD
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• 제47권3호
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• pp.35-40
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• 2010

본 논문에서는 저비용, 저전력 카메라 폰 구현을 위한 하드웨어 자원 공유가 가능한 구조의 카메라 제어 프로세서를 제안한다. 제안한 카메라 제어 프로세서의 구조는 내부에 직접 접근 경로를 내장함으로써 베이스 밴드 프로세서가 카메라 제어 프로세서의 하드웨어 자원을 직접 활용할 수 있도록 하여 베이스 밴드 프로세서의 기능 확장과 성능 향상을 도모하는데 그 목적이 있다. 또한, 제안한 구조와 결합하여 블록 단위 클럭 차단 기법을 적용하여 저전력 소비를 구현한 결과를 기술하였다. 따라서 제안한 카메라 제어 프로세서는 시스템의 하드웨어 자원 효율성을 향상시켜 저전력, 저비용 카메라 폰 시스템 구현을 가능하게 한다. 제안한 카메라 제어 프로세서는 0.18um CMOS 공정을 사용하여 제작되었으며 면적은 $3.8mm\;{\times}\;3.8mm$이다.

• 대한전자공학회논문지TC
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• 제45권7호
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• pp.38-44
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• 2008

본 논문에서는 무선 센서 네트워크 응용을 위한 저복잡도, 저전력 초광대역 임펄스 통신용 베이스밴드의 구조를 제안하고 TSMC 0.18um CMOS 공정을 이용하여 칩으로 제작하였다. 제안된 베이스밴드는 간략화된 패킷구조와, single-bit 샘플러의 사용 및 순수한 디지털 회로를 이용한 동기방식을 적용하여 시스템의 복잡도를 크게 낮추었다. 또한 저전력 구현을 위하여 베이스밴드의 동작상태를 세 가지로 정의하고 각 상태에 따라 필요한 블록만이 작동되도록 하였으며, 아울러 로직 합성단계에서 gated clock cell을 사용하여 소비전력을 더욱 낮추었다. 제안된 베이스밴드는 2Kbyte의 내부메모리와 약 23K의 디지털 게이트로 구성되며 약 1.8mW@1Mbps의 저전력으로 동작한다. 제작된 베이스밴드 칩의 검증을 위하여 간단한 MAC 프로토콜이 구현된 저전력 프로세서를 이용하여 센서 노드를 구성하고, 다중 센서 노드환경에서 성공적으로 동작함을 확인하였다.

• 전력전자학회논문지
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• 제10권6호
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• pp.578-586
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• 2005

최근 디지털 방송의 시행에 따라 평판디스플레이(FPD)의 수요가 증가하고 있다. 그 중에서도 PDP는 대화면, 고감도, 넓은 시야각, 얇은 두께 등의 장점을 가지기 때문에 다른 FPD 매체들에 비해 경쟁력이 있다. 그리고 최근 PDP 패널의 공정 간소화로 인해 PDP 패널의 제작 비용이 감소하는 추세에 있기 때문에 대화면용 PDP에 관심이 집중되고 있다. 따라서 본 논문에서는 넓은 영전압 스위칭 범위를 갖는 대화면용 PDP 유지전원단을 위한 고효율 전력 변환회로를 제안하고 여러 가지 구동 신호를 인가하여 제안된 회로의 동작을 분석하였다. 기존의 42" PDP는 낮은 부하조건에 대해서 ZVS가 이루어지지 않게 되는데 시간에 따라서 급격하게 변하는 PDP의 부하 특성 때문에 많은 열이 발생하게 된다. 그러나 제안된 60" PDP 회로의 경우, 부가적으로 ZVS를 위한 에너지를 공급해 줄 수 있는 회로를 달아주었기 때문에 넓은 ZVS 영역을 갖게 된다. 그리고 이러한 장점 때문에 스위칭 손실이 감소하여 기존의 컨버터에 비해서 높은 효율을 기대할 수 있을 뿐만 아니라 심각한 열 문제가 없이 안정적인 조건에서 동작하는 것이 가능해 진다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권10호
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• pp.5149-5167
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• 2017

Reducing energy consumption in a wireless video sensor network (WVSN) is a crucial problem because of the high video data volume and severe energy constraints of battery-powered WVSN nodes. In this paper, we present an adaptive dynamic resizing approach for a SRAM communication buffer in a WVSN node in order to reduce the energy consumption and thereby, to maximize the lifetime of the WVSN nodes. To reduce the power consumption of the communication part, which is typically the most energy-consuming component in the WVSN nodes, the radio needs to remain turned off during the data buffer-filling period as well as idle period. As the radio ON/OFF transition incurs extra energy consumption, we need to reduce the ON/OFF transition frequency, which requires a large-sized buffer. However, a large-sized SRAM buffer results in more energy consumption because SRAM power consumption is proportional to the memory size. We can dynamically adjust any active buffer memory size by utilizing a power-gating technique to reflect the optimal control on the buffer size. This paper aims at finding the optimal buffer size, based on the trade-off between the respective energy consumption ratios of the communication buffer and the radio part, respectively. We derive a formula showing the relationship between control variables, including active buffer size and total energy consumption, to mathematically determine the optimal buffer size for any given conditions to minimize total energy consumption. Simulation results show that the overall energy reduction, using our approach, is up to 40.48% (26.96% on average) compared to the conventional wireless communication scheme. In addition, the lifetime of the WVSN node has been extended by 22.17% on average, compared to the existing approaches.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.47-52
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• 2006

본 논문에서는 130nm 이하의 초미세 공정을 위한 저전력 32비트$\times$32비트 곱셈기를 제안한다. 공정이 미세화 되어감에 따라 누설 전류에 의한 정적 전력이 급격하게 증가하여 동적 전력에 비해 무시하지 못할 수준에까지 이르게 된다. 최근 들어 동적 전력과 정적 전력을 동시에 줄일 수 있는 방법으로 MTCMOS에 기반하는 전원 차단 방법이 널리 쓰이고 있지만, 대규모 블록의 전원이 복귀될 때 심각한 전원 잡음이 발생하는 단점이 있다. 따라서 제안하는 곱셈기는 파이프라인 스테이지를 따라 순차적으로 전원을 차단하고 복귀함으로 전원 잡음을 완화시킨다. $0.35{\mu}m$ 공정에서 칩 제작 후 측정하고 130nm 및 90m 공정에서 게이트-트랜지션 수준 모의실험을 실시한 결과 유휴 상태에서의 전력 소모는 $0.35{\mu}m$, 130nm 및 90nm 공정에서 각각 $66{\mu}W,\;13{\mu}W,\;6{\mu}W$이었으며 동작 시 전력 소모의 $0.04\sim0.08%$에 불과하였다. 기존의 클록 게이팅 기법은 공정이 미세화되어감에 따라 전력 감소 효율이 떨어지지만 제안하는 곱셈기에서는 이러한 문제점이 발생하지 않았다.

• 한국산업정보학회논문지
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• 제19권4호
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• pp.33-39
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• 2014

본 논문에서는 나노미티 기술에서 HCI와 BTI와 같은 노화 현상에 의해 야기되는 MOSFET 디지털 회로의 실패를 정확히 예측을 위한 플립플롭 기반의 온-칩 노화 센싱 회로를 제안한다. 제안된 센싱 회로는 순차회로의 가드밴드 (guardband) 위반에 대한 경고를 나타내는 타이밍 윈도우를 이용해서 노화에 의한 회로의 동작 실패 전에 경고 비트를 발생한다. 발생된 비트는 고신뢰의 시스템 설계를 위한 적응형 셀프-튜닝 방법에서 제어 신호로 사용될 것이다. 노화 센싱 회로는 0.11um CMOS 기술을 사용해서 구현되었고, 파워-게이팅 구조를 가지는 $4{\times}4$ 곱셈기에 의해서 평가되었다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.20-27
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• 2010

본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.