• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• ETRI Journal
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• 제26권3호
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• pp.229-240
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• 2004

This paper reports on our development of a dual-mode transceiver for a CMOS high-rate Bluetooth system-onchip solution. The transceiver includes most of the radio building blocks such as an active complex filter, a Gaussian frequency shift keying (GFSK) demodulator, a variable gain amplifier (VGA), a dc offset cancellation circuit, a quadrature local oscillator (LO) generator, and an RF front-end. It is designed for both the normal-rate Bluetooth with an instantaneous bit rate of 1 Mb/s and the high-rate Bluetooth of up to 12 Mb/s. The receiver employs a dualconversion combined with a baseband dual-path architecture for resolving many problems such as flicker noise, dc offset, and power consumption of the dual-mode system. The transceiver requires none of the external image-rejection and intermediate frequency (IF) channel filters by using an LO of 1.6 GHz and the fifth order onchip filters. The chip is fabricated on a $6.5-mm^{2}$ die using a standard $0.25-{\mu}m$ CMOS technology. Experimental results show an in-band image-rejection ratio of 40 dB, an IIP3 of -5 dBm, and a sensitivity of -77 dBm for the Bluetooth mode when the losses from the external components are compensated. It consumes 42 mA in receive ${\pi}/4-diffrential$ quadrature phase-shift keying $({\pi}/4-DQPSK)$ mode of 8 Mb/s, 35 mA in receive GFSK mode of 1 Mb/s, and 32 mA in transmit mode from a 2.5-V supply. These results indicate that the architecture and circuits are adaptable to the implementation of a low-cost, multi-mode, high-speed wireless personal area network.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.411-424
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• 2017

An all-digital delay-locked loop (DLL) for a mobile memory interface, which runs at 0.11-2.5 GHz with a phase-shift capability of $180^{\circ}$, has two internal DLLs: a global DLL which uses a time-to-digital converter to assist fast locking, and shuts down after locking to save power; and a local DLL which uses a phase detector with an adaptive phase sampling window (WPD) to reduce jitter accumulation. The WPD in the local DLL adjusts the width of its sampling window adaptively to control the loop bandwidth, thus reducing jitter induced by UP/DN dithering, input clock jitter, and supply/ground noise. Implemented in a 65 nm CMOS process, the DLL operates over 0.11-2.5 GHz. It locks within 6 clock cycles at 0.11 GHz, and within 17 clock cycles at 2.5 GHz. At 2.5 GHz, the integrated jitter is $954fs_{rms}$, and the long-term jitter is $2.33ps_{rms}/23.10ps_{pp}$. The ratio of the RMS jitter at the output to that at the input is about 1.17 at 2.5 GHz, when the sampling window of the WPD is being adjusted adaptively. The DLL consumes 1.77 mW/GHz and occupies $0.075mm^2$.

• 한국전자파학회논문지
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• 제18권11호
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• pp.1243-1253
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• 2007

최근 UHF 대역에서 동작하는 RFID 시스템이 활발히 연구되고 있으며, 유통 물류 분야를 시작으로 다양한 분야에서 활용되고 있다. UHF RFID 시스템을 설계하는데 있어 가장 중요한 파라미터가 리더가 태그를 인식할 수 있는 최대 거리로, 이를 인식 거리라 부른다. 인식 거리는 순방향에서는 태그에 전력이 공급되어 역산란할 수 있는 전력이 공급되는지 여부와 역방향에서는 태그에서 역산란된 전력을 리더가 수신할 수 있는지에 따라 결정되며, 두 인식 거리간에 적절한 밸런스가 중요하다. 본 연구에서는 UHF RFID 시스템의 인식 거리에 대한 공식을 순방향과 역방향에 대해 각각 유도하고, 이를 바탕으로 순방향 및 역방향간의 링크 밸런스를 맞추기 위한 조건을 고찰하였다. 분석 결과, 역방향 링크의 경우, 안테나 이득, circulator의 isolation 특성, 국부 발진기의 위상 잡음에서의 range correlation 효과 등이 인식 거리를 결정하는 주요한 파라미터가 됨을 확인할 수 있었다.

• 한국전기전자재료학회논문지
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• 제25권2호
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• pp.147-152
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• 2012

This paper dealt with the frequency component analysis of acoustic signals produced by corona and series-arc discharges as a diagnostic technique for closed-switchboards. Corona and series-arc discharge were simulated by a needle-plane electrode and an arc generator specified in UL1699, respectively. Acoustic signal was detected by a wideband acoustic sensor with a frequency bandwidth of 4 Hz~100 kHz (-3 dB). We analyzed frequency spectrums of the acoustic signals detected in various discharge conditions. The results showed that acoustic signals mainly exist in ranges from 30 kHz to 60 kHz. From the experimental results, an acoustic detection system which consists of a constant current power supply (CCP), a low noise amplifier (LNA) and a band pass filter was designed and fabricated. The CCP separates the signal component from the DC source of acoustic sensor, and the LNA has a gain of 40 dB in ranges of 280 Hz~320 kHz. The high and the low cut-off frequency are 30 kHz and 60 kHz, respectively. We could detect corona and series-arc discharges without any interference by the acoustic detection system, and the best frequency is considered in ranges of 30 kHz~60 kHz.

• 한국항행학회논문지
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• 제13권1호
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• pp.48-53
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• 2009

본 논문은 1P8M CMOS $0.13{\mu}m$ 공정을 이용하여 GPS응용에 적합한 프론트-엔드(front-end)를 구현하였다. 저잡음 증폭기(LNA)는 능동 안테나와 수동 안테나를 지원하기 위해 높은 전압이득과 낮은 잡음지수(Noise Figure)의 LNA1모드와 낮은 이득과 높은 입력 3차 교차점(IIP3: 3rd Input Intercept Point)의 LNA2모드로 동작한다. 두 LNA의 측정된 성능은 1.2 V의 공급전압에서 각각 3.2/2 mA의 전류를 이용하여 16.4/13.8 dB 이득과, 1.4/1.68 dB NF, 그리고 -8/-4.4 dBm의 IIP3값을 갖는다. 쿼드 하향주파수 혼합기(quadrature downconversion 혼합기)는 트랜스임피던스 증폭기(transimpedance amplifier)와 가변저항을 이용하여 27.5 dB에서 41 dB의 변환이득을 갖는다. 프론트-엔드는 LNA1모드 동작 시 6.6 mW의 전력을 소모하여 39.8 dB의 변환이득, 2.2 dB의 잡음지수와 -33.4 dBm의 IIP3의 성능을 갖는다.

• 전기전자학회논문지
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• 제18권1호
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• pp.119-127
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• 2014

본 논문에서는 MEMS(Micro Electro Mechanical System) 가속도센서를 위한 CMOS readout 회로를 설계하였다. 설계된 CMOS readout 회로는 MEMS 가속도 센서, 커패시턴스-전압 변환기(CVC), 그리고 2차 스위치드 커패시터 ${\Sigma}{\Delta}$ 변조기로 구성된다. 이들 회로에는 저주파 잡음과 오프셋을 감소시키기 위한 correlated-double-sampling(CDS)와 chopper-stabilization(CHS) 기법이 적용되었다. 설계 결과 CVC는 150mV/g의 민감도와 0.15%의 비선형성을 갖는다. 설계된 ${\Sigma}{\Delta}$ 변조기는 입력전압 진폭이 100mV가 증가할 때, 출력의 듀티 싸이클은 10%씩 증가하며, 0.45%의 비선형성을 갖는다. 전체 회로의 민감도는 150mV/g이며, 전력소모는 5.6mW이다. 제안된 회로는 CMOS 0.35um 공정을 이용하여 설계하였고, 공급 전압은 3.3V이며, 동작 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.1-8
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• 2009

본 논문에서는 일반적인 Folding 구조를 이용한 R-String Folding Block과 Second Folding Block을 제안하여 최대 500Msample/s로 동작하는 ADC를 설계하였다. 제안된 Folding ADC의 R-String Folding Block에서는 상위 4bit를 병렬로 처리하여 디지털 출력을 얻어내며, Second Folding Block에서는 하위 4bit를 새로운 pipeline 방식을 통해 디지털 출력을 얻어낸다. HSPICE 시뮬레이션 과정을 통해 ADC 동작을 확인하였으며 최대 샘플링 주파수인 500Msample/s로 동작할 경우의 평균 전력소모는 1.34mW로 매우 작음을 확인하였다. 램프입력을 인가하면서 디지털 출력이 변할 때의 입력전압을 측정하여 DNL과 INL을 구한 결과 DNL은 $-0.56LSB{\sim}0.49LSB$, INL은 $-0.94LSB{\sim}0.72LSB$의 특성을 나타내었다. 사용된 MOSFET 파라미터는 MOSIS에서 제공하는 $0.35{\mu}m$ 공정 파라미터이다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.77-83
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• 2009

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 이용하여 다양한 무선통신 시스템 표준을 포함하는 Selective 피드백 저잡음 증폭기(SF-LNA)를 설계하였다. 노치필터를 이용하여 불필요한 주파수 대역은 저지시키고 원하는 주파수 대역만 통과시키는 주파수 응답을 얻었고, 측정 결과 820~960MHz와 1.57~2.5GHz 주파수 대역에서 각각 13dB 및 11.5dB의 전력이득과 -10dB 이하의 입력 및 출력 임피던스 매칭을 얻었다. 제작한 칩은 1.8V의 단일 전원전압으로부터 15mW의 낮은 전력소모를 가지며, $1.17\times1.0mm^2$의 칩 사이즈를 갖는다.

• 전자공학회논문지SC
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• 제37권4호
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• pp.28-34
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• 2000

본 논문에서는 완전평형 전류 적분기를 이용하여 저전압 구동이 가능하고 고주파수 응용이 가능한 연속시간 필터를 설계하였다. 적분기 회로의 평형 구조 특성 때문에 짝수 차수의 고조파 성분들이 제거되고, 입력 신호 범위가 2배가되어 제안된 필터는 개선된 잡음 특성과 넓은 동적범위를 갖는다. 또한 상보형 전류미러를 이용하기 때문에 바이어스 회로가 간단하고 필터의 차단주파수는 단일 바이어스 전류원에 의해 간단히 제어할 수 있다. 설계의 예로 3차 버터워스 저역통과 필터를 개구리도약법으로 구현하였고, 제안된 완전평형 전류모드 필터는 0.65㎛ CMOS n-well 공정 파라미터를 이용하여 SPICE 시뮬레이션한 후 필터의 특성을 검토하였다. 시뮬레이션 결과 3V의 공급 전압에서 50㎒의 차단주파수, 1%의 THD에서 69㏈의 동적 범위를 갖고, 전력소모는 4㎽이다.