• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(4)
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• pp.49-52
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• 2001

This paper presents a FPGA Implementation of wavelet-based CODEC, which can compress 2-dimensional image. For real-time processing, a scheduling method of input image data is proposed and a new structure of MAC(multiplier-accumulator) is proposed for wavelet transforms. Also this study proposes global pipelining structure of wavelet CODEC and efficient buffering method at interfaces between each module with different clock frequency.

• 전기의세계
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• 제43권11호
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• pp.10-14
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• 1994

컴퓨터의 발전에도 불구하고 사용자의 욕구는 더욱 증가하여 컴퓨터의 능력이 사용자의 욕구를 충족시키지 못하고 있다. 아무튼, 컴퓨터의 성능을 향상시키기 위한 연구가 활발하게 이루어지고 있다. 주요대상은 다음과 같다. 1. 캐쉬메모리(cache memory) 2. 파이프라인 기법(pipelining) 3. 다수의 프로세서 이용(병렬처리) 1과 2는 기존 순차형 컴퓨터시스템의 성능향상을 위해 사용된 반면에, 3은 단일프로세서에 의한 성능향상의 한계에 대한 돌파구로서 채택되었고 장래의 주된 연구과제이다. 물론 1과 2가 3에도 사용된다. 여기에서는 고성능 컴퓨터의 실현을 위해서 사용되는 이들 3가지에 대해서 살펴보고자 한다.

• 전자공학회논문지C
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• 제34C권4호
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• pp.16-25
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• 1997

This paper shows a SDRAM opeating in 200MHz clock cycle which it use data interleave and pipelining for high speed operation. We proposed NdC (Negative DEaly circuit) to improve clock to access time(tAC) characteristics, also we proposed low power WL(wordline)driver circit and high efficiency VPP charge-pump circit. Our all circuits has been fabricated using 0.4um CMOS process, and the measured maximum speed is 200Mbytes/s in LvTTL interface.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.883-885
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• 2001

Wave Pipelining(WP) 기법을 적용한 가상버스(Virtual Bus) 네트워크 구조는 병렬 컴퓨팅에서 중요한 메시지의 긴급성을 효과적으로 지원한다. 우리는 효율적인 통신을 지원하는 가상버스에 적합하도록 MPI를 설계, 구현(MPI/VBus)하였다. 또한, MPI/Vbus와 디바이스 드라이버가 메시지 큐들을 커털 영역에서 공유하도록 설계함으로써 사용자 레벨 통신(User Level Communication)을 쉽게 구현할 수 있도록 했다.

• 전자공학회논문지B
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• 제32B권1호
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• pp.30-38
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• 1995

In this paper, we propose an efficient architecture for motion estimation processor which performs one of essential functions in moving picture coding algorithms. Simple control mechanism of data flow in register array which stores pixel data, parallel processing of pixel data and pipelining scheme in arithmetic umit allow this architecture to process a 352*288 pixel image at the frame rate of 30fs, which is compatable with CCITT standard H.261.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1280-1283
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• 2002

This paper discusses issues in VLSI design and implementation of high performance datapath circuits. Of particular concern will he various types of multiplier and adder, which are fundamental to DSP operations. Performance comparison will be provided in terms of sampling speed, layout area, and in particular, power consumption, with techniques that may be applied to reduce power dissipation also suggested. As an example, a low power, high performance recursive filter achieved through bit-level pipelining technique is illustrated

• 한국정보처리학회논문지
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• 제6권5호
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• pp.1219-1224
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• 1999

This paper derived Montgomery's parallel algorithms for modular multiplication based on Walter's and Iwamura's method, and compared data dependence graph of each parallel algorithm. Comparing the result, Walter's parallel algorithm has small computational index in data dependence graph, so it is selected and used to computed spatial and temporal pipelining diagrams with each projection direction for designing expansible bit-level systolic array. We also evaluated internal operation of proposed expansible systolic array C++ language.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (B)
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• pp.381-384
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• 2007

본 논문에서는 최신 정지영상 압축표준인 JPEG2000에 이용되는 알고리즘인 이산 웨이블렛 변환(이하이산 웨이브릿 변환)을 위한 전용 하드웨어의 파이프라인 설계를 제안한다. 본 연구에서는 3-level 이산 웨이브릿 변환기를 효과적으로 설계하기 위해서 파이프라라인 기법으로 데이터의 처리속도를 개선하였다. Xilinx FPGA를 대상으로 한 실험 결과 면적은 약 24%증가된 반면에 throughput은 약 50%정도 향상되었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 춘계학술발표대회
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• pp.239-240
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• 2012

워크플로우 시스템은 시스템 구성과 관리, 운용에 있어서 편의성을 갖기 때문에 점차 적용 범위를 늘려가고 있는 추세이다. 하지만 워크플로우는 시스템의 효율성을 고려하지 않기 때문에, 분산 컴퓨팅 시스템과 같은 경우 워크플로우 도입에 따른 시스템 효율성 저하가 발생할 수 있다. 이러한 문제를 해결하고자 본 논문에서는 워크플로우 시스템에 파이프라인 기법을 도입하여 시스템의 전체 사용률을 높이고, 처리율을 향상시키는 방법을 제안한다.

• International Journal of Advanced Culture Technology
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• 제9권4호
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• pp.282-287
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• 2021

A multicore system must be able to take full advantage of the program's instruction and data parallelism. This study introduces the data replication technique as a support technique to maximize the program's instruction and data parallelism. Instruction level parallelism can be limited by data dependency. In this case, if data is replicated to each processor core and used, instruction level parallelism can be used to the maximum. The technique proposed in this study can maximize the performance improvement effect when applied to scientific applications such as matrix multiplication operation.