• 센서학회지
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• 제8권3호
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• pp.265-273
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• 1999

본 논문에서는 MEMS 공정에 많이 사용되는 tetraethoxysilane (TEOS) 산화막, low temperature oxide (LTO), 7 wt%, 10 wt% phosphosilicate glass (PSG)의 잔류응력을 Euler beam과 bent-beam strain sensor를 제작하여 측정하였다. 이러한 산화막 잔류응력 측정 구조물을 만들기 위해 다결정실리콘을 희생층으로 사용하였으며 $XeF_2$를 이용하여 희생층 식각을 하였다. 먼저 각 산화막의 증착 당시 잔류응력을 측정한 후 $500^{\circ}C$에서 $800^{\circ}C$까지 질소분위기에서 1 시간 동안 열처리하였다. 또 표면미세가공에서 가장 많이 사용되는 $585^{\circ}C$, $625^{\circ}C$ 다결정실리콘 증착 조건에서 열처리하여 산화막의 잔류응력 변화를 측정하였다. 측정 결과 TEOS와 LTO, 7 wt% PSG는 $600^{\circ}C$ 이하에서 압축잔류응력이 줄어들다가 그 이상에서 다시 커지는 반면에 phosphorus 농도가 높은 10 wt% PSG의 경우는 $500^{\circ}C$이상에서 압축잔류응력이 증가하는 것을 확인하였다. 또 7 wt% PSG가 $585^{\circ}C$ 다결정실리콘 증착 시 가장 작은 잔류응력을 나타내었다.

• 마이크로전자및패키징학회지
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• 제8권1호
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• pp.33-38
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• 2001

5인치 실리콘 기판위에 수 회 코팅기술을 이용하여 두꺼운 감광막을 얻은 후, 전기도금 법으로 솔더범프를 형성하고, 비아크기의 변화에 따른 리플로 전과, 후의 솔더범프 형성에 미치는 영향을 조사하였다. 리플로 전의 범프바닥 (bump bottom) 직경은 리플로 후에도 거의 변화가 없는 반면, 솔더범프 모양은 패턴된 비아직경 크기에 크게 의존했다. 비아직경이 클수록 높은 도금효율을 보였다. 비아직경이 작을수록 리플로 후의 범프는 리플로 전의 범프높이와 비교하여 크게 낮아졌지만, aspect ratio는 크다는 것을 알았다. 고밀도와 고aspect ratio를 갖는 범프를 얻기 위하여 비아직경과 범프피치를 줄여야하지만, 과도금 (overplating), 또는 리플로를 할 때 최인접 간 범프끼리 맞닿을 수 있기 때문에 최인접 간 범프거리 확보는 중요하다. 비아높이(film두께)를 높게 하여 과도금을 하지 않고 비아높이가지만 도금하여 과도금으로 인한 최인접 범프끼리의 맞닿음을 없애는 방법과 범프배열을 zig-zag로 하는 방법을 혼용하면 과도금, 또는 리플로를 할 때 최인접 범프 간에 맞닿는 문제는 어느 정도 해결할 수 있다.

• 센서학회지
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• 제9권1호
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• pp.22-27
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• 2000

고자왜특성과 연자성특성을 가짐으로서 우수한 자기기계결합특성을 나타내는 아몰퍼스 FeCoSiB 박막의 스트레인 검출특성에 대해 연구하였다. 투자율은 박막기판을 마이크로메타를 이용하여 벤딩시켜 박막에 스트레인을 인가하면서 조사하였으며, 이때 박막에 스트레인이 인가되면 박막의 자기기계결합에 의해 투자율이 변화하였다. 스트레인에 의한 성능지수 $F=({\Delta}{\mu}/{\mu})/{\varepsilon}$ (단위스트레인에 대한 투자율의 변화)가 $1.2{\times}10^5$라는 매우 높은 값을 나타내어 본 연구에서 제작한 박막이 스트레인에 대하여 고감도특성을 가지고 있음을 알 수 있었다. 또한 제작된 박막을 센서소자로 응용하기 위해 박막을 미세 가공하고, 스트레인에 대한 고주파 임피던스의 변화를 조사하였으며, 박막의 우수한 자기기계결합특성으로 박막패턴의 임피던스는 인가된 스트레인에 의해 민감하게 변화되었다. 특히, 100MHz의 구동주파수에 있어서 $300{\times}10^{-6}$의 스트레인이 인가된 경우 46%의 임피던스변화율이 얻어졌다. 따라서 본 연구에서 제작한 박막소자는 초고감도의 스트레인 센서로 사용될 수 있을 것으로 기대된다.

• 마이크로전자및패키징학회지
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• 제12권2호
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• pp.111-119
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• 2005

직경 $75{\mu}m$ 높이 $90{\mu}m$및 $150{\mu}m$ 피치의 Cu via를 통한 삼차원 배선구조를 갖는 스택 시편을 deep RIE를 이용한 via hole 형성공정 , 펄스-역펄스 전기도금법에 의한 Cu via filling 공정, CMP를 이용한 Si thinning 공정, photholithography, 금속박막 스퍼터링, 전기도금법에 의한 Cu/Sn 범프 형성공정 및 플립칩 공정을 이용하여 제작하였다. Cu via를 갖는 daisy chain 시편에서 측정한 접속범프 개수에 따른 daisy chain의 저항 그래프의 기울기로부터 Cu/Sn 범프 접속저항과 Cu via 저항을 구하는 것이 가능하였다. $270^{\circ}C$에서 2분간 유지하여 플립칩 본딩시 $100{\times}100{\mu}m$크기의 Cu/Sn 범프 접속저항은 6.7 m$\Omega$이었으며, 직경 $75 {\mu}m$, 높이 $90{\mu}m$인 Cu via의 저항은 2.3m$\Omega$이었다.

• 한국정보전자통신기술학회논문지
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• 제8권1호
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• pp.37-44
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• 2015

본 논문에서 전계효과 트랜지스터 (field effect transistor; FET) 제작을 위한 표면 프로그램된 aminopropylethoxysilane(APTES)와 1-octadecyltrichlorosilane(OTS) 패턴을 이용하여 단일벽 탄소 나노튜브(single-walled carbon nanotube; SWCNT)를 실리콘 기판 위에 선택적으로 흡착시키는 공정방법을 제안하였다. 양성 표면 분자 패턴을 만들기 위해 형성된 APTES 패턴은 많은 양의 SWCNT의 흡착을 위해 제작되었고, OTS 만을 이용한 공정보다 효과적인 SWCNT 흡착이 가능하다. 산화막(silicon dioxide)이 형성된 실리콘 기판 위에 사진공정(photolithography process)을 이용하여 임의의 감광액(photoresist; PR) 패턴이 형성되었다. PR 패턴이 형성된 기판은 헥산 용매를 이용하여 1:500 (v/v)로 희석된 OTS 용액 속에 담가진다. OTS 박막이 표면 전체에 만들어지고, PR 패턴이 제거되는 과정에서 PR 위에 형성되었던 OTS 박막도 같이 제거되어, 선택적으로 형성된 OTS 박막 패턴을 얻을 수 있다. 이 기판은 다시 에탄올 용매를 이용하여 희석된 APTES 용액 속에 담가진다. APTES 박막은 OTS 박막 패턴이 없는 노출된 산화막 위에 형성된다. 마지막으로 이처럼 APTES와 OTS에 의해 표면 프로그램된 기판은 SWCNT가 분산된 다이클로로벤젠(dichlorobenzene) 용액 속에 담가진다. 결과적으로 SWCNT는 양 극성을 띠는(positive charged) APTES 박막 패턴 위에만 흡착된다. 반면 중성O TS 박막 패턴 위에는흡착되지 않는다. 이러한 표면 프로그램 방법을 사용하여 SWCNT는 원하는 영역에 자기 조립시킬 수 있다. 우리는 이 방법을 이용하여 소오스와 드레인 전극사이에 SWCNT가 멀티 채널로 구성된 다중채널 FET를 성공적으로 제작하였다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2009년도 9th International Meeting on Information Display
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• pp.421-427
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• 2009

We successfully fabricated 4.7-inch organic thin film transistors array with $640{\times}480$ pixels on flexible substrate. All the processes were done by photolithography, spin coating and ink-jet printing. The OTFT-Electrophoretic (EP) pixel structure, based on a top gate OTFT, was fabricated. The mobility, ON/OFF ratio, subthreshold swing and threshold voltage of OTFT on flexible substrate are: 0.01 ^2/V-s, 1.3 V/dec, 10E5 and -3.5 V. After laminated the EP media on OTFT array, a panel of 4.7-inch $640{\times}480$ OTFT-EPD was fabricated. All of process temperature in OTFT-EPD is lower than $150^{\circ}C$. The pixel size in our panel is $150{\mu}m{\times}150{\mu}m$, and the aperture ratio is 50 %. The OTFT channel length and width is 20 um and 200um, respectively. We also used OTFT to drive EP media successfully. The operation voltages that are used on the gate bias are -30 V during the row data selection and the gate bias are 0 V during the row data hold time. The data voltages that are used on the source bias are -20 V, 0 V, and 20 V during display media operation.

• 청정기술
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• 제29권4호
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• pp.255-261
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• 2023

파워반도체는 전력의 변환, 변압, 분배 및 전력제어 등을 감당하는데 사용되는 반도체이다. 최근 세계적으로 고전압 파워반도체의 수요는 다양한 산업분야에 걸쳐 증가하고 있는 추세이며 해당 산업에서는 고전압 IGBT 부품의 최적화 연구가 절실한 상황이다. 고전압 IGBT개발을 위해서 wafer의 저항값 설정과 주요 단위공정의 최적화가 완성칩의 전기적특성에 큰 변수가 되며 높은 항복전압(breakdown voltage) 지지를 위한 공정 및 최적화 기술 확보가 중요하다. 식각공정은 포토리소그래피공정에서 마스크회로의 패턴을 wafer에 옮기고, 감광막의 하부에 있는 불필요한부분을 제거하는 공정이고, 이온주입공정은 반도체의 제조공정 중 열확산기술과 더불어 웨이퍼 기판내부로 불순물을 주입하여 일정한 전도성을 갖게 하는 과정이다. 본 연구에서는 IGBT의 3.3 kV 항복전압을 지지하는 ring 구조형성의 중요한 공정인 field ring 식각실험에서 건식식각과 습식식각을 조절해 4가지 조건으로 나누어 분석하고 항복전압확보를 위한 안정적인 바디junction 깊이형성을 최적화하기 위하여 TEG 설계를 기초로 field ring 이온주입공정을 4가지 조건으로 나누어 분석한 결과 식각공정에서 습식 식각 1스텝 방식이 공정 및 작업 효율성 측면에서 유리하며 링패턴 이온주입조건은 도핑농도 9.0E13과 에너지 120 keV로, p-이온주입 조건은 도핑농도 6.5E13과 에너지 80 keV로, p+ 이온주입 조건은 도핑농도 3.0E15와 에너지 160 keV로 최적화할 수 있었다.