• 한국전자파학회논문지
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• 제13권6호
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• pp.552-559
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• 2002

본 논문에서 는 Ka-band 위 성 중계 기용 국부발진기 의 EM(Engineering Model)을 설계 및 제작하였다. 루프 대역 밖의 위상잡음을 개선하기 위해서 고임피던스 변환기를 이용한 낮은 위상잡음의 전압제어 발진기를 설계하고 샘플링위상비교기(Sampling Phase Detector)를 사용하여 전압제어 발진기를 고안정의 OCXO(Oven Controlled Crystal Oscillator)에 위상 고정시킴으로써 루프 대역 내의 위상잡음을 개선하였다. 개발된 국부발진기는 43.83 dBc 이상의 고조파 억압특성을 가지고 있으며 공급전력은 15 V, 160 mA를 필요로 한다. 위상잡음은 -102.5 dBc/Hz @10 KHz와 -104.0 dBc/Hz @100 KHz의 특성을 나타내며 출력전력은 -20 - +7$0^{\circ}C$의 온도 범위에서 13.50 dBm$\pm$0.33 dB의 특성을 얻었다.

• 전자공학회논문지SC
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• 제45권6호
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• pp.141-148
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• 2008

신재생 에너지 분야에서 각광받고 있는 계통 연계형 태양광 인버터에서는 계통과의 연계를 위해서 반드시 계통의 위상 정보가 필요하다. 본 논문에서는 계통 연계형 태양광 발전 시스템에서의 위상 동기화 방법으로 원하는 기준 신호의 주파수를 구하여 동기신호로 사용하고, DFT(Discrete Fourier Transform) 알고리즘을 이용하여 기준 신호와의 위상차를 구하여 위상차만큼 보상하는 PLL(Phase Locked Loop)의 순시 추종방법을 제안하였다. 또한 DFT 연산에 사용되는 한주기 값들을 샘플링 할때마다 보정 위상 값을 구하는 방법과 특정 주파수의 기준신호에 대한 주파수 및 위상 추종뿐만 아니라 다양한 주파수 신호에 대한 주파수 및 위상을 추종하는 방법을 적용하여 시뮬레이션과 실험을 통해 본 논문의 타당성을 검증하여 유효성을 보이고자 한다.

• 한국통신학회논문지
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• 제13권3호
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• pp.239-254
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• 1988

현대 통신에서 혼신방지및 보안유지를 위한 방법으로 ECCM기법이 개발되었다. 주파수 도약방식은 이러한 기법중의 하나이며 RF변조된 신호를 일정한 대역폭내에서 빠르게 움직여 신호의 추적을 어렵게 만드는 방법이다. 본 논문에서는 1.25MHz-800Hz의 FM변조된 기준 신호와 LO(Local Oscillator)에 의해 30-80MHz의 FM출력을 얻을 수 있는 PLL-Exciter를 구성하였다. Exciter의 LO로는 42.5-100.5 MHz에서 도약시킬 수 있는 주파수 합성기를 사용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.675-677
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• 2009

통신기기에서 중요한 기술 중 하나인 PLL(Phase Locked Loop) 회로는 주기적인 신호를 원하는 대로, 정확한 고정점으로 잡아주는데 그 목적을 둔다. 일반적인 구조로 위상주파수검출기(Phase Frequency detector), 루프필터(Loop filter), 전압제어발진기(Voltage Controlled Oscillator), 디바이더(Divider)로 구성되어진다. 그러나 일반적인 PLL 구조로는 지터(jitter)가 증가하고 트랙(tracking) 속도가 느리다는 단점이 있다. 이를 보완하기 위해 루프필터 전단에 차지펌프(Charge pump) 회로를 추가하여 사용하고 있다. 본 논문에서는 CMOS를 이용한 PLL용 차지펌프를 설계하였다. 설계된 회로는 $0.18{\mu}m$ CMOS 공정 기술을 사용하여 CADENCE사의 Specter로 시뮬레이션 하였으며, Virtuso2로 레이아웃 하였다.

• 대한전자공학회논문지
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• 제21권3호
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• pp.6-12
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• 1984

기존의 2단 양자화된 1차 디지탈 위상포착회로(DPLL)의 포착시간과 정상상태에서의 위상오차를 줄이기 위한 방법을 연구하였다. 기본적인 DPLL에 하향(falling) 영전위교차시간을 검출하여 위상을 교정하는 회로를 첨가하여 그 성능을 개선하기 위한 연구를 하였으며 기본적인 DPLL의 성능과 비교하였다. 그래프방식을 사용하여 잡음이 없는 상태에서 위상스텝 및 주파수 스텝입력에 대한 DPLL의 위상포착과정을 시각적으로 해석하였다. 정현파 입력에 협대역임의잡음(narrow band random noise)이 섞여 있을 때 DPLL의 성능을 분석하기 위해서 Chapman-Kolmogorov 방정식을 사용하였다. 이 방법은 컴퓨터에 의한 모의 시험을 통하여 입증되었다. 수정된 DPLL의 정상상태의 위상오차와 평균포착시간이 기본적인 DPLL의 그것들과 비교되었다. 수정된 DPLL의 포착시간은 거의 두 배 정도 빨라졌으며 정상상태의 위상오차는 신호대잡음비가 커짐에 따라 개선의 폭이 중가하여 결국 영에 접근함을 알 수 있었다.

• 한국통신학회논문지
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• 제33권4A호
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• pp.440-449
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• 2008

본 논문에서는 Inmarsat M4 시스템의 수신기의 실제 구현에 적합한 16-QAM (Quadrature Amplitude Modulation) carrier recovery loop를 제안한다. Inmarsat M4 시스템 규격에서 권고하는 frequency tolerance는 ${\pm}924\;Hz$ (Signal bandwidth: 33.6 kHz) 로서 이러한 상대적으로 큰 주파수 옵셋 환경에서 안정된 동작이 가능한 carrier recovery loop 설계가 요구된다. 일반적인 PLL(Phase Locked Loop) 만을 이용한 carrier recovery loop는 상대적으로 큰 주파수 옵셋 환경에서 안정적인 성능을 보장할 수 없으며, 이에 따라 본 논문에서는 상대적인 주파수 옵셋이 큰 환경에서도 안정적이 동작이 가능한 Inmarsat M4 시스템을 위한 carrier recovery loop 루프를 제안한다. 제안된 carrier recovery loop는 우선 carrier recovery 이전에 UW 신호 detection 을 위해 주파수 옵셋에 강인한 differential filter 기반의 noncoherent 방식의 detector를 이용하여 UW detection을 수행하였으며, 이후 초기 주파수 옵셋 포착을 위해 UW(Unique Word) 신호를 이용한 차동 방식의 CP(Cross Product)-AFC를 적용하였다. 또한 일반적으로 알려진 16-QAM NDA (Non Data Aided) 방식 대신 안정적인 jitter 성능을 위하여 16-QAM DD(Decision Directed) 방식의 PLL 을 적용하여 위상 추적을 수행하였으며, 성능 검증을 통해 제안된 16-QAM carrier recovery loop가 만족스러운 성능과 신뢰성 있는 동작이 가능함을 입증하였다.

• 한국정밀공학회지
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• 제19권9호
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• pp.172-178
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• 2002

One of the ever-increasing demands on the performances of heterodyne interferometers is to improve the measurement resolution, of which current state -of-the-art reaches the region of sub-nanometers. So far, the demand has been met by increasing the clock speed that drives the electronics involved fur the phase measurement of the Doppler shift, but its further advance is being hampered by the technological limit of modem electronics. To cope with the problem, in this investigation, we propose a new scheme of phase -measuring electronics that reduces the measurement resolution without further increase in clock speed. Our scheme adopts a super-heterodyne technique that lowers the original beat frequency to a level of 1 MHz by mixing it with a stable reference signal generated from a special phase- locked-loop. The technique enables us to measure the phase of Doppler shift with a resolution of 1.58 nanometer at a sampling rate of 1 MHz. To avoid the undesirable decrease in the maximum measurable speed caused by the lowered beat frequency, a special form of frequency up-down counting technique is combined with the super-heterodyning. This allows performing required phase unwrapping simply by using programmable digital gates without 2n ambiguities up to the maximum velocity guaranteed by the original beat frequency.

• 전자공학회논문지
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• 제51권5호
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• pp.99-105
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• 2014

위상 잡음과 위상고정 시간을 최소화하기 위해 최적화 된 대역폭을 변화 시키지 않고 기준 주파수 신호 스퍼를 줄일 수 있는 두 개의 대칭 루프를 가진 위상고정루프(PLL)를 설계 하였다. 기준 주파수 신호 스퍼를 감쇄시키는 원리는 PLL에 사용되는 전압제어발진기(VCO)의 입력전압을 안정화시키는 것이다. 이것을 위해 설계된 PLL은 종래 PLL과 다르게 2개의 출력을 갖는 위상주파수검출기(PFD), 2개의 루프필터, 2개의 입력전압을 갖는 VCO, 그리고 분주기로 구성되었다. $0.18{\mu}m$ CMOS 공정파라미터를 사용하여 동작원리를 시뮬레이션 한 결과 종래의 단일 루프 PLL과 비교할 때 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 또한 루프필터에 사용된 R과 C가 5% 오차를 갖고 있을 경우에도 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 사용된 공급전압은 1.8V이고 소비전력은 6.3mW이였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 V
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• pp.2625-2628
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• 2003

Phase locked loops are widely used in many applications such as frequency synthesis, clock/data recovery and clock generation. In nearly all the PLL applications, low jitter and fast locking time is required. Without using adaptive loop filter, this paper proposes very simple method for improving locking time and jitter reduction simultaneously in charge pump PLL(CPPLL) using Daul Phase/Frequency Detector(Dual PFD). Based on the proposed scheme, the lock time is improved by 23.1％, and the jitter is reduced by 45.2％ compared with typical CPPLL.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 추계학술대회
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• pp.305-306
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• 2011

본 논문에서는 3상 양방향 AC-DC 컨버터의 계통사고 검출기법을 제안한다. 3상 양방향 AC-DC 컨버터는 동기좌표법을 이용하여 PLL(Phase locked loop)을 구현하였고, PLL제어에 있어서 dq변환을 수행한다. dq변환은 입력의 크기 정보와 위상정보를 포함하기 때문에 이를 이용하여 계통사고의 검출이 가능하다. 따라서 본 논문에서는 3상 양방향 AC-DC 컨버터를 이용하여, 계통사고에 대한 검출 기법을 제안하였으며, 계통의 d축, q축 전압대하여 사고를 정의하였다.