• JSTS:Journal of Semiconductor Technology and Science
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• 제7권1호
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• pp.28-35
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• 2007

This paper presents a high-speed flash analog-to-digital converter (ADC) for ultra wide band (UWB) receivers. In this flash ADC, the interpolating technique is adopted to reduce the number of the amplifiers and a linear and wide-bandwidth interpolating amplifier is presented. For this ADC, the transistor size for the cascaded stages is inversely scaled to improve the trade-off in bandwidth and power consumption. The active inductor peaking technique is also employed in the pre-amplifiers of comparators and the track-and-hold circuit to enhance the bandwidth. Furthermore, a digital-to-analog converter (DAC) is embedded for the sake of measurements. This chip has been fabricated in $0.13{\mu}m$ 1P8M CMOS process and the total power consumption is 113mW with 1V supply voltage. The ADC achieves 4-bit effective number of bits (ENOB) for input signal of 200MHz at 5-GSample/sec.

• Nuclear Engineering and Technology
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• 제52권7호
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• pp.1503-1510
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• 2020

Ultra-low noise charge sensitive amplifiers (CSAs) based on various types of circuit board substrates, such as FR4, Teflon, and ceramics (Al₂O₃) with two different designs, PA1 and PA2, have been developed. They were tested to see the noise effect from the dielectric loss of the substrate capacitance before and after irradiation. If the electronic noise from the CSAs is to be minimized and the energy resolution enhanced, the shaping time has to be optimized for the detector, and a small feedback capacitance of the CSA is favorable for a better SNR. Teflon- and ceramic-based PA1 design CSAs showed better noise performance than the FR4-based one, but the Teflon-based PA1 design showed better sensitivity than ceramic based one at a low detector capacitance (<10 pF). In the PA2 design, the equivalent noise and the sensitivity were 0.52 keV FWHM for a silicon detector and 7.2 mV/fC, respectively, with 2 ㎲ peaking time and 0.1 pF detector capacitance. After 10, 100, 10³, 10⁴, and 10⁵ Gy irradiation the ENC and sensitivity characteristics of the developed CSAs based on three different substrate materials are also discussed.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1055-1063
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• 2013

저 잡음 증폭기는 RF 수신단의 필수적인 요소이며, 다양한 무선시스템에서 사용하기 위하여 넓은 주파수 범위에서 동작하도록 요구된다. 전압 이득, 반사 손실, 잡음 지수, 선형성과 같은 중요한 성능지표들을 신중히 다루어서, 제안하는 LNA의 주요한 성능으로 역할을 하게끔 한다. Buffer 단에서 peaking 인덕터를 사용하며 전체적으로 cascade 구조로써 inductive shunt feedback을 LNA 입력 단에 성공적으로 적용하였다. 광대역 정합 주파수를 얻기 위한 설계식은 상대적으로 간단한 회로구성을 통해 도출된다. 입력 임피던스의 주파수 응답 분석을 위하여 pole과 zero를 광대역 응답을 실현하기 위한 특성으로 기술하였다. 입력 단에 게이트와 드레인 사이의 인덕터는 출력의 3차 고조파를 감소시킴으로 선형성을 크게 향상시킬 수 있다. 제안하는 회로를 $0.18{\mu}m$의 CMOS 공정으로 제작하였고, Pad를 포함한 광대역 LNA의 칩 면적은 $0.202mm^2$이다. 측정 결과는 1.5~13 GHz에서 입력손실은 -7 dB 이하이고, 전압 이득은 8 dB 이상이며, 잡음 지수는 6~9 dB 정도이다. 그리고 IIP3는 8 GHz에서 2.5 dBm이며, 1.8 V 전압에서 14 mA 전류를 소모한다.

• 대한전자공학회논문지SD
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• 제43권4호
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• pp.16-22
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• 2006

본 논문에서는 CMOS 공정을 사용하여 기가비트 이더넷 응용을 위한 전치증폭기 회로를 구현하였다 대역폭 확장 및 노이즈 성능개선을 위해, regulated cascade 설계기법을 사용하였고 이로써, 광다이오드 및 TIA 입력단의 큰 기생 캐패시턴스를 대역폭 결정으로부터 효과적으로 차단하였다. 0.6um CMOS공정을 사용하여 구현한 1.25Gb/s 전치증폭기의 칩 측정 결과 58dBohm의 트랜스 임피던스 이득, 0.5pF 기생 광다이오드 캐패시턴스에 대해 950MHz의 대역폭과 6.3pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도, 5V 단일 전원전압으로부터 85mW의 전력소모를 보였다. 또한, 0.18um CMOS 공정을 사용하여 설계한 10Gb/s 전치증폭기는 RGC 기법과 인덕티브 피킹기술을 동시에 사용함으로써, 59.4dBohm의 트랜스 임피던스 이득, 0.25pF 기생 캐패시턴스에 대해 8GHz의 대역폭, 20pA/sqrt(Hz)의 노이즈 전류 스펙트럼 밀도, 1.8V 단일전압에 대해 14mW의 전력소모를 보였다.

• 전자공학회논문지
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• 제50권12호
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• pp.40-48
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• 2013

본 논문에서는 0.18um CMOS(1P6M) 공정을 이용하여 무인차량용 단거리 라이다 시스템을 위한 멀티채널 트랜스임피던스 증폭기(TIA) 어레이 회로를 구현하였다. 트랜스임피던스 증폭기 어레이 구조는 전압모드 $4{\times}4$ 채널 Inverter TIA 어레이와 전류모드 $4{\times}4$ 채널 Common-Gate(CG) TIA 어레이 두 가지를 설계했으며, 전체적으로 $4{\times}8$의 32-채널을 갖도록 설계하였다. 먼저, Inverter TIA는 피드백 저항을 가진 Inverter 입력구조와 CML 출력버퍼단으로 구성되어 있으며, 저잡음 및 저전력 특성뿐 아니라, virtual ground를 갖도록 설계함으로써 DC 전류조절이 가능하여 이득과 출력 임피던스 컨트롤이 가능하도록 하였다. 또한, CG-TIA는 on-chip bandgap reference로부터 bias 전압을 이용하고, 소스팔로워 출력버퍼를 사용하여 고주파수 이득을 높였으며, 기본적인 구조 상 CG-TIA는 채널당 칩 면적이 Inverter TIA에 비해 1.26배 작게 설계되었다. 포스트 레이아웃 시뮬레이션 결과, 제안한 Inverter TIA 어레이는 각 채널당 57.5-dB${\Omega}$ 트랜스임피던스 이득, 340-MHz 대역폭, 3.7-pA/sqrt(Hz) 평균 잡음전류 스펙트럼 밀도, 및 2.84-mW (16채널 45.4-mW) 전력소모를 가졌다. CG-TIA 어레이는 채널당 54.5-dB${\Omega}$ 트랜스임피던스 이득, 360-MHz 대역폭, 9.17-pA/sqrt(Hz) 평균 잡음전류 스펙트럼 밀도, 4.24-mW (16채널 67.8-mW) 전력소모를 가졌다. 단, 펄스 시뮬레이션 결과, CG-TIA 어레이가 200-500-Mb/s 동작속도에서 훨씬 깨끗하게 구분 가능한 출력펄스를 보였다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.1-9
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• 2006

본 논문에서는 0.18um CMOS 공정을 이용하여 두 종류의 10Gb/s급 광통신용 전치증폭기(TIA)를 설계, 비교하였다. 전압모드인 Inverter TIA(I-TIA)는 입력단에 inverter 구조를 사용하여 입력 유효 gm 값을 증가시킴으로써 입력저항 값을 줄이고 동시에 대역폭을 늘리는 효과를 얻었다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $56dB{\Omega}$의 트랜스임피던스 이득과 14GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.4A/W responsivity를 예상할 경우 -16.5dBm의 광민감도를 얻었다. 그러나 기생 성분에 의한 대역폭의 감소 및 민감도가 크기 때문에 회로설계 시 패키지 및 회로내의 기생성분 효과에 대한 신중한 고려가 필요하다. 이와 달리, 전류모드인 RGC TIA는 입력단에 regulated cascode 설계기법을 사용하여 광다이오드와 TIA 사이에 생기는 큰 입력 기생 캐패시턴스를 전압모드보다 매우 효과적으로 차단하여 대역폭을 확장하였다. 또한 기생성분에 의한 대역폭 및 트랜스임피던스의 민감도가 현저히 줄어들어 대역폭의 변화가 없다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $60dB{\Omega}$의 트랜스임피던스 이득과 10GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.5A/W responsivity를 예상할 경우 -15.7dBm의 광민감도를 얻는다. 그러나, I-TIA에 비하여 약 4.5배의 높은 전력소모를 보이는 단점이 있다.