• 정보보호학회논문지
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• 제12권2호
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• pp.45-52
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• 2002

본 논문에서는 유한체 GF(2$^{m}$ )상의 $AB^2$연산을 위해 AOP(All One Polynomial)에 기반한 새로운 MSB(most significant bit) 알고리즘을 제안하고, 제안한 알고리즘에 기반하여 두 가지 병렬 세미시스톨릭 어레이를 설계한다. 제안된 구조들은 표준기저에 기반하고 기약다항식으로는 계수가 모두 1인 m차의 기약다항식 AOP를 사용한다. 먼저, 병렬 세미시스톨릭 어레이(PSM)는 각 셀 당 $D_{AND2^+}D_{XOR2}$의 임계경로를 갖고 m+1의 지연시간을 가진다. 두 번째 구조인 변형된 병렬 세미시스톨릭 어레이(PSM)는 각 셀 당 $D_{XOR2}$의 임계경로를 갖지만 지연시간은 PSM과 같다. 제안된 두 구조 PSM과 MPSM은 지연시간과 임계경로 면에서 기존의 구조보다 효율적이다. 제안된 구조는 $GF(2^m)$ 상에서 효율적인 나눗셈기, 지수기 및 역원기를 설계하는데 기본 구조로 사용될 수 있다. 또한 구조 자체가 정규성, 모듈성, 병렬성을 가지기 때문에 VLSI구현에 효율적이다. 더욱이 제안된 구조는 유한체 상에서 지수 연산을 필요로 하는 Diffie-Hellman 키 교환 방식, 디지털 서명 알고리즘과 ElGamal 암호화 방식과 같은 알고리즘을 위한 기본 구조로 사용될 수 있다. 이러한 알고리즘을 응용해서 타원 곡선(Elliptic Curve)에 기초한 암호화시스템(Cryptosystem)의 구현에 사용될 수 있다.

• 한국통신학회논문지
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• 제38C권4호
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• pp.371-377
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• 2013

5톤 이상의 어선에는 VHF(Very High Frequency) 대역의 DSC(Digital Selective Calling)가 어선법과 선박안전법에 의무화되어 있다. 어선의 무선설비 관련 규정에는 안전운항을 확보하고 해양사고 발생시 신속하게 대응하기 위하여 선박의 소유자는 국토해양부장관의 고시에 따라 어선위치 자동발신 장치를 갖추도록 규정하고 있다. 따라서 어업정보통신국은 2012년 동해를 시작으로 남해와 서해에 연차적으로 VHF 해안국을 설치하고, 웹기반으로 리모트 콘트롤 및 모니터링에 의하여 DSC를 원격으로 운용하는 연안 VMS(Vessel Monitoring System) 구축사업이 추진중에 있다. 모든 어선의 VHF DSC는 GPS와 연동되며 DSC의 호출에 의하여 자동으로 위치정보를 중계소에 전송하게 된다. 본 논문에서는 동해권의 VHF DSC 해안국을 대상으로 통신해역 설정과 운용 그리고 등록선박의 항해에 따른 권역별 로밍서비스를 실현하는 항적추적과 RSSI (Received Signal Strength Indication) 기법을 병행하는 알고리즘을 연구하였다.

• 전기전자학회논문지
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• 제22권2호
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• pp.233-241
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• 2018

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.66-76
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• 2009

움직임 추정은 영상 부호화 시스템에서 큰 비중을 차지하는 부분으로, 실시간 동작을 위해서는 효율적인 구조를 필요로 한다. 따라서 H.264 전체 시스템을 위한 움직임 추정기 블록의 구현은 부호화 과정을 고속으로 수행할 수 있도록 별도의 전용 하드웨어 모듈로 설계하는 것이 바람직하다. 본 논문에서는 많은 연산량을 효율적으로 줄일 수 있도록 병렬 처리를 바탕으로 움직임 추정 감지 블록, 41개의 SAD(Sum of Absolute Difference)값 계산 블록, 최소의 SAD값 계산과 움직임 벡터 생성 블록을 제안하고자 한다. 움직임 추정 감지 블록과 최소의 SAD값 계산기에서는 선계산(pre-computation) 방법을 적용함으로써, 입력 Switching Activity를 줄여 고속 구현이 가능하도록 하였으며, 움직임 추정 감지 블록과 41개의 SAD값 계산 블록에서 가장 많은 부분을 차지하는 가산기 구조를 일반적으로 사용되는 Ripple Carry Adder 대신에 Carry Skip Adder를 적용함으로써, Adder Tree 구조를 고속으로 처리할 수 있도록 하였다. 또한 외부에서 탐색 영역 제어와 같은 주요 변수를 쉽게 제어할 수 있도록 하여, 하드웨어 구조의 효율성을 높였다. 시뮬레이션 및 FPGA 검증 결과, 움직임 추정기의 임계 경로를 발생시키는 MED블록에서 일반적인 구조를 적용했을 때보다 19.89%의 Delay 감소 효과를 얻을 수 있었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권3호
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• pp.331-335
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• 2008

본 논문에서는 멀티코어 환경에서 파노라마 이미지 생성 시간을 단축시키기 위해 특징점 추출 알고리즘을 병렬화한다. 여러 장의 사진들을 합성하여 파노라마 이미지를 만드는 과정에는 사진들 간의 겹치는 영역을 찾아내기 위해 각 사진의 특징점을 추출하는 단계가 필요하다. 계산량이 많은 특징점 추출 단계를 빠르게 수행하기 위해 비대칭 멀티 프로세서 아키텍처인 CBE(Cell Broadband Engine)를 사용하여 특징점 추출 병렬 알고리즘을 개발하고, 성능이 얼마나 향상되는지 실험하였다. 실험 결과, 본 논문에서 개발한 병렬 알고리즘은 프로세서 수에 비례하여 성능이 높아지는 선형 확장성의 특징을 보였다. 이처럼 멀티코어 환경에서 이미지 프로세싱 작업 수행 시에 어떻게 하면 높은 성능의 좋은 결과를 낼 수 있는지 알아본다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.459-461
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• 2022

Network-on-Chip (NoC) 이 오프칩 네트워크 기반의 기존 병렬처리 시스템과 가장 크게 다른 점은 데이터 패킷 라우팅을 중앙 제어 방식(Centralized control scheme)으로 수행한다는 점이다. 이러한 환경에서 Best-effort 패킷 라우팅 문제는 데이터 패킷이 해당 코어에 도달 및 처리되는 시간을 Cost 로 하는 실시간 최소화 할당 문제(Assignment problem)가 된다. 본 논문에서는 할당 문제의 선형 대수 방정식에 대한 대표적인 연산 복잡도 저감 알고리즘인 헝가리안 알고리즘을 하드웨어 가속기 형태로 구현하였다. TSMC 0.18um 표준 셀라이브러리를 이용하여 논리 합성한 결과 헝가리안 알고리즘의 연산과정을 그대로 구현한 하드웨어 회로보다 Cost 분포에 대한 Case 분석을 통하여 구현한 것이 면적은 약 16%, Propagation delay는 약 52% 감소한 것으로 나타났다.

• 전자공학회논문지C
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• 제36C권2호
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• pp.14-25
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• 1999

인쇄 회로 보드 수준의 테스팅을 위해 제안된 IEEE 표준 1149.1은 보드상의 테스트 지점에 대한 제어용이도와 관측용이도를 향상시켜 보드의 테스트를 용이하게 해준다. 그러나, 경계 주사 환경에서는 테스트 입력과 테스트 결과에 따른 데이터가 하나의 주사 연결에 의해서 직렬로 이동된다. 이는 테스트 적용시간을 증가시키고 따라서 테스트에 드는 비용을 증가시킨다. 테스트에 소모되는 시간을 줄이기 위해 병렬로 다중주사 경로를 구성하는 방법이 제안되었다. 하지만 이는 여분의 입출력 핀과 내선을 필요로 한다. 더구나 IEEE 표준 1149.1은 주사 경로 상에 있는 IC들의 병렬 동작을 지원하지 않기 때문에 표준에 맞게 설계하기가 어렵다. 본 논문에서는 하나의 테스트 버스로 두 개의 주사 경로를 동시에 제안하는 다중 주사 경로 접근 알고리즘에 기초하여 적은 면적 오버헤드를 가지고 빠른 시간 내에 보드를 테스트할 수 있는 새로운 보드수준의 내장된 자체 테스트 구조를 구현하였다. 제안된 내장된 자체 테스트 구조는 두 개의 주사 경로에 대한 테스트 입력과 테스트 결과를 이동시킬 수 있으므로 테스트에 소모되는 시간을 줄일 수 있고 또한 테스트 입력의 생성과 테스트 결과의 분석에 소모되는 비용을 줄일 수 있다.

• 한국산학기술학회논문지
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• 제21권3호
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• pp.585-593
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• 2020

현재까지 총 29건의 전기저장장치의 화재가 발생되었는데, 이 중 22건이 신재생에너지 연계용이며, 완전충전 이후, 운전대기 상태인 휴지기간 동안에 계절과 무관하게 화재사고가 발생되었다. 이것은 병렬로 연결된 셀들의 SOC 상태가 서로 다른 경우, 의도하지 않게 SOC가 높은 셀에서 낮은 셀로 전류가 이동하는 셀프에너지 밸런싱 현상으로, 일부 셀이 과충전되어 열폭주로 인한 화재의 원인으로 평가되고 있다. 따라서, 본 논문에서는 전기저장장치의 셀프에너지 밸런싱을 방지하는 새로운 BMS의 회로구성과 운용 알고리즘 그리고 SOC 평가알고리즘을 제안한다. 제안한 알고리즘과 구현한 BMS를 바탕으로 리튬이온전지의 열화 특성과 열화 및 정상 셀 간의 셀프에너지 밸런싱 특성을 분석한 결과, 정상 셀 대비 열화 셀의 방전 용량 비율은 91.75[%]이며, 열화율이 8.25[%]임을 알 수 있었고, SOC가 높은 정상 셀에서 SOC 낮은 열화 셀로 전류가 이동하는 셀프에너지 밸런싱 현상이 발생함을 확인하였다. 또한, 셀프에너지 밸런싱 전류가 과도하게 높아지는 경우, BMS가 확실하게 셀들의 병렬연결을 분리하여, 리튬이온전지의 안전성을 향상시킬 수 있어, 본 논문에서 제안한 BMS의 유용성을 확인하였다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.55-62
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• 2005

본 논문에서는 공간-주파수 OFDM (SF-OFDM) 기법을 위한 효율적인 심볼 검출 알고리즘이 제안되고, 이를 기반으로 하는 SF-OFDM 무선 LAN 기저대역 프로세서의 구현 결과가 제시된다. SF-OFDM 기법에서 부반송파의 개수가 적은 경우 부채널간 간섭이 발생하게 되며, 이러한 간섭은 다이버시티 시스템의 성능을 크게 저하시킨다. 제안된 알고리즘은 부채널간 간섭을 병렬적으로 제거함으로써 기존 알고리즘에 비해 큰 성능 이득을 얻는다. 컴퓨터 모의실험을 통한 비트오류율 (BER) 성능 평가 결과 두개의 송${\cdot}$수신 안테나를 사용하는 경우 10-4의 BER에서 기존 알고리즘에 비해 약 3 dB의 성능이득을 얻음을 확인하였다. 제안된 심볼 검출 알고리즘이 적용된 SF-OFDM 무선 LAN 시스템의 패킷오류율 (PER), link throughput 및 coverage 성능이 분석되었다. 최대 전송률의 $80\%$를 목표 throughput으로 설정 했을 때, SF-OFDM 기반 무선 LAN 시스템은 기존의 IEEE 802.11a 무선 LAN 시스템에 비해 약 5.95 dB의 SNR 이득과 3.98 미터의 coverage 이득을 얻을 수 있었다. 제안된 알고리즘이 적용된 SF-OFDM 무선 LAN 기저대역 프로세서는 하드웨어 설계 언어를 통해 설계되었으며, 0.18um 1.8V CMOS 표준 셀 라이브러리를 통해 합성되었다. 제시된 division-free 하드웨어 구조와 함께, 구현된 프로세서의 총 게이트 수는 약 945K개였으며, FPGA 테스트 시스템을 통해 실시간 검증 및 평가되었다.

• 한국통신학회논문지
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• 제30권9C호
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• pp.860-870
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• 2005

본 논문에서는 karnaugh map(k-map)상의 셀을 이용하여 $2^{n}$개의 서로 다른 극수(polarity)를 갖는 GRM(Generalized Reed-Muller)상수를 생성하는 새로운 기법을 제안하였다. n개의 입력변수에 대한 일반적인 GRM 함수의 생성 방법은 단일 변수에 대한 변환 행렬을 구하고 이를 n번의 Kronecker 곱을 행한 변환 행렬을 이용하여 GRM 상수를 구하는 것이다. 이런 방법을 사용하는 경우, 변수의 숫자가 증가함에 따라 변환 행렬의 차수가 $2^{n}\times2^{n}$로 커지는 단점을 갖는다. 이에 반하여 본 논문에서는 k-map상에서 변수를 축약시킨 셀 [$f_{i}$]을 구하고 이를 단일 변수 변환 행렬과 연산하여 GBM 상수를 구하는 새로운 기법을 제안한다. 본 논문에서 제안한 새로운 방법과 타 논문과의 비교를 한 결과, 기존 방법은 가산기, 승산기, KP(Kronecker 곱 승산기)회로가 필요한데 반하여 본 논문에서는 가산기만이 필요하므로 효율적인 VLSI 설계에 유리하다