• 한국조명전기설비학회:학술대회논문집
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• 한국조명전기설비학회 1993년도 추계학술발표회논문집
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• pp.71-75
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• 1993

The Modeling analysis and design of a high frequency LC-type series and LLCC-type parallel resonant converter oprating in the continous conduction is presented. The state-plane diagram representation of the converter response gives and good insight into the converter operation. A set of characterisric frequency are plotted which design parameters can be obtained.

• 산업기술연구
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• 제27권B호
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• pp.153-160
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• 2007

In this paper, the exact analysis of the parallel coupled line with open stub is presented. This structure shows LPF characteristics with broad stopband and sharp skirt characteristics. We derived the exact Z-matrix expression of the structure. In order to show the validation of the expression we designed $3^{th}$ order Chebyshev LPF using the structure. The simulated data excellently agreed with the predicted values by the calculation using the derived expression.

• 조명전기설비학회논문지
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• 제28권2호
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• pp.70-75
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• 2014

A track circuit is a critical piece of equipment that allows the existence of the trains on the track to be detected. Train detection is very important for the signal safety equipment. It allows for the confirmation of a train's location, the locking of switch points, the coordination of safe distance between trains, and the advance notice of a train's arrival. Track circuits can be powered by AC or DC. The DC track circuits are usually used on non-electrified tracks. On these tracks, many signal errors can be caused by lightning or problems with the power source. These problems can also cause damages to the rectifiers which must be repaired or replaced, promptly. This issue is especially problematic in the summer because of the higher frequency of thunderstorms. Issues with track circuits also cause problems for other equipment, such as railroad crossings and switch points. This further disrupts the safe operation of trains. This study aims to enhance maintenance efficiency and improve safety by utilizing parallel operation and multiplexing of a DC track circuit as well as installing an external surge protector. The experimental results on the operation of the proposed method is also presented.

• 한국컴퓨터정보학회논문지
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• 제20권2호
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• pp.1-10
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• 2015

본 논문에서는 유한체 $GF(3^m)$상에서 모든 항에 0이 아닌 계수를 갖는 기약 다항식에 대하여 m이 홀수 및 짝수인 경우 $GF(3^m)$상의 곱셈 알고리즘을 제시하였으며, 제시한 곱셈 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 곱셈기를 설계하였다. 제시한 곱셈기의 구성은 $(m+1)^2$개의 동일한 기본 셀들로 설계되었으며, 셀에 메모리를 사용하지 않았으므로 회로가 간단하며 셀당 $T_A+T_X$의 지연시간을 갖는다. 본 논문에서 제안한 곱셈기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권11호
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• pp.768-775
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• 2004

The SSA technique in the digital circuit test is required to be repeated the input pattern stream to n bits output nodes n times in case of using a multiplexor. Because the method adopting a parallel/serial bit convertor to remove this inefficiency has disadvantage of requiring the test time n times for a pattern, the test strategy is required, which can enhance the test productivity by reducing the test time based on simplified fault detection mechanism. Accordingly, this paper proposes a test strategy which enhances the test productivity and efficiency by appling PAS (Parallel Signature Analysis) technique to those after analyzing the structure and characteristics of the digital devices including TTL and CMOS family ICs as well as ROM and RAM. The PSA technique identifies the faults by comparing the reminder from good device with reminder from the tested device. At this time, the reminder is obtained by enforcing the data stream obtained from output pins of the tested device on the LFSR(Linear Feedback Shift Resister) representing the characteristic equation. Also, the method to obtain the optimal signature analyzer is explained by furnishing the short bit input streams to the long bit input streams to the LFSR having 8, 12, 16, 20bit input/output pins and by analyzing the occurring probability of error which is impossible to detect. Finally, the effectiveness of the proposed test strategy is verified by simulating the stuck at 1 errors or stuck at 0 errors for several devices on typical 8051 digital board.

• 한국전자파학회논문지
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• 제14권10호
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• pp.1036-1043
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• 2003

본 논문은 평행 결합 선로의 집중 소자형 등가회로를 이용한 방향성 결합기 설계 이론을 제안하였다. 이 등가 회로는 단지 자기 인덕턴스와 커패시턴스만을 가지며 이로 인해 정확한 집중 소자형 등가회로를 설계할 수 있는 장점을 제공한다. 본 논문에서 제시한 평행 결합선로의 등가회로와 등가 파라미터 추출식은 평행 결합 선로와 이 등가회로의 우$.$기 모드 특성의 등가관계를 이용하여 유도하였고, 본 논문에서 제시된 평행결합선로의 각 집중소자 등가회로 모델로 3 dB, 10 dB 방향성 결합기를 설계하여 시뮬레이션 결과와 실제 제작하여 측정한 결과를 비교하였다. 또한 LTCC 기술의 적용을 위하여 다층구조을 갖는 칩형태의 2 GHz대 집중소자형 방향성 결합기를 본 논문에서 제시한 등가회로 구조를 사용하여 설계하고, 상용 전자장 시뮬레이터를 사용하여 설계 결과를 검증하였다.

• 전자공학회논문지SC
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• 제39권2호
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• pp.123-131
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• 2002

본 논문에서는 전류모드 CMOS를 통한 GF(3/sup ｍ/)상의 표준기저 승산회로를 제안하였다. 먼저, GF(3)연산을 위해 필요한 가산 및 승산을 진리표를 통해 정의하고 이를 CMOS회로로 설계하였다. GF(3/sup ｍ/)상의 임의의 두 원소들간의 승산의 전개방식을 수식을 통해 보였으며, 정의된 3치 기본연산자를 조합하여 GF(3/sup ｍ/) 승산회로를 설계하였다. 제안된 수식과 회로를 m에 대하여 일반화하였고, 그 중 m=3에 대한 설계의 예를 보였다. 본 논문에서 제안된 승산회로는 그 구성이 블록의 형태로 이루어지므로 m에 대한 확장이 용이하며, VLSI에 유리하다. 또한 회로내부에 메모리소자를 사용하지 않고, 연산디지트들이 병렬로 연산되므로 빠른 연산이 가능하다. 제안된 회로의 논리연산동작을 시뮬레이션을 통해 검증하였다.

• 한국통신학회논문지
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• 제27권6A호
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• pp.555-561
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• 2002

본 논문에서는 GF($2^{m}$)상의 표준기저를 사용한 새로운 형태의 고속병렬 승산회로를 제안하였다. 승산회로의 구성에 앞서, 연산에 필요한 벡터코드들을 생성하는 벡터코드생성모듈(VCGM)을 제안하였다. 이를 통해 연산에 필요한 모든 벡터코드들을 찾을 수 있으며 이들로부터 기저들간의 독립된 모듈러 가산을 취해 승산이 이루어지도록 하였다. 이러한 과정을 수식을 통해 보임으로써, m에 대한 일반화된 회로의 설계가 가능하도록 하였으며, 간단한 형태의 승산회로구성의 예를 GF($2^4$)를 통해 보였다. 본 논문에서 제안된 승산회로는 그 구성이 VCGM, AND 블록, EX-OR 블럭을 통해 이루어짐으로 m에 대한 확장이 용이하며 VLSI에 유리하다. 또한, 회로내부에 메모리 소자를 사용하지 않고, 연산과정 중 소자에 의해 발생하는 지연시간이 적으므로 고속의 연산을 수행할 수 있다. 제안된 회로의 연산동작을 시뮬레이션을 통해 검증하였으며, 참고문헌의 승산기와 그 구성을 비교하였다.

• 융합신호처리학회논문지
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• 제4권1호
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• pp.41-48
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• 2003

본 논문에서는 DGS(Defected Ground Structure)에 대한 새로운 등가 회로를 제안하였으며, 이를 IMT-2000용 AB급 대전력 증폭기 설계에 적용하여 증폭기의 성능을 향상시켰다. 새로운 DGS 등가 회로는 병렬의 LC 공진기와 병렬 형태의 캐패시턴스로 구성되어 금속 접지면에 에칭된 결함으로 인한 프린징(fringing) 효과를 반영하도록 하였으며, 전력 증폭기 출 단 정합 회로를 최적화하기 위하여 사용되었다. 이전의 논문에서도 하모닉 성분의 억제와 증폭기의 효율 개선을 위하여 DGS를 사용하였으나 DGS 등가 회로의 해석은 없었으며(1), 본 논문에서는 이를 개선하여 회로 시뮬레이션을 통한 정한 DGS의 등가 회로를 AB급 증폭기의 출력 단 정합회로에 적용함으로써 성능 향상과 함께 증폭기 제작 후에 튜닝이 거의 필요없는 정확한 설계 방법을 제시하였다. 이와 같이 제안된 전력 증폭기의 설계 방법은 정확한 설계 결과를 제공함으로써 최적 부하 조건과 하모닉 성분의 제거 성능을 동시에 만족시킬 수 있었다. 제안된 방법의 효과를 입증하기 위하여 DGS를 적용한 기존의 방법과 새로이 제안된 방법을 사용하여 20W급의 전력 증폭기를 설계 및 제작하였으며, 그 측정 결과를 비교하였다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.914-917
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• 2008

A quad-functional built-in test circuit has been developed for DRAM-frame-memory embedded SOG-LCDs. The quad function consists of memory test, display test, serial transfer test, and parallel transfer test which is the normal operation mode for our SOG-LCD. Results of memory and display tests are shown.