• 한국정보통신학회논문지
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• 제21권6호
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• pp.1113-1120
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• 2017

최근 정보통신 기술의 발달로 인하여 데이터의 양이 점차 증가하고 있으며, 이에 대한 처리와 관련된 연구가 활발히 진행되고 있다. 주어진 집합 내에 특정 개체의 존재여부를 알기위해 사용되고 있는 블룸필터는 데이터의 공간 활용에 매우 유용한 구조이다. 본 논문에서는 블룸필터의 긍정오류확률에 대한 요인분석과 함께, 긍정오류를 최소화 시키기 위한 방안으로 병렬구조 방식의 블룸필터를 제안한다. 일반 블룸필터의 최소 긍정오류확률값을 가질 수 있도록 구현된 병렬 불룸필터 방식은 일반 블룸필터 크기의 메모리와 유사한 크기를 사용하지만, 해쉬함수별로 병렬 처리함으로서, 속도를 높일 수 있다는 장점을 가진다. 또한 완전 해쉬함수를 사용하는 경우에는 삽입뿐 아니라, 삭제도 가능하다는 장점을 가진다.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.67-75
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• 1997

본 논문은 프로세서와 기억장치 모듈 사이에 다중의 연결경로를 갖는 가상병렬 다단계 상호 연결 네트워크에 대해 서술하고 있다. 제안된 가상병렬 MIN 네트워크는 입력 스위칭 블럭에 $m{\times}1$ 멀티플렉서와 출력 스위칭 블럭에 $1{\times}m$디멀티플렉서를 그 리고 logN-1 단의 스위칭단을 사용하여 프로세서와 기억장치 모듈 사이에 최대 $2{\times}m$개의 독립된 연결경로를 갖고 있다. MIN 네트워크는 다중의 중복된 연결경로를 갖고 있기 때문에 다수의 프로세서들은 동시에 서로 다른경로를 통해 특정의 출력포트에 연결될 수 있다. 또한 새로운 가상-병렬구조의 MIN 네트워크는 스위칭 블럭에서 패킷 충돌의 가능성을 줄일 수 있으며 제안된 MIN 네트워크를 Passthrough ratio, 신뢰도 와 가격의 측면에서 MBSF 구조의 MIN 네트워크와 비교하였다. 가상-병렬구조의 MIN 네트워크는 MBSF 구조의 MIN에 비해 성능이 개선되었으며 매우 간단한 구조로 이루어 졌음을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권2호
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• pp.78-84
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• 2000

비터비 복호기는 직렬 복호 방식과 병렬 복호 방식 2 가지로 분류할 수 있다. 병렬 비터비 복호기는 직렬비터비 복호기에 비해 보다 높은 데이타율을 얻을 수 있다. 본 논문에서는 고속 멀티미디어 통신을 위한 병렬 비티비 복호기 구조를 설계하고 구현한다. 설계한 비터비 복호기는 고속 동작을 위해 64개의PE(Processing Element)를 사용해 한 클럭에 처리가 가능하도록 하였다. 또한 파이프라인 스테이지를 갖는 시스톨릭 어레이 구조의 TB(Traceback) 블럭을 설계하였다. 본 논문에서 설계한 비터비 복호기는 puncturing을 통해 부호율 1/2, 2/3, 3/4, 5/6, 7/8을 지원한다. Verilog 모델을 구현하였고 0.6㎛ Samsung KG75000 SOG 셀 라이브러리를 이용하여 논리합성을 수행하였다. 구현된 비터비 복호기는 약100,400 게이트이며 동작 속도는 worst case에서 70㎒로 기존 상용 칩들보다 빠르다.

• 융합신호처리학회논문지
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• 제11권3호
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• pp.244-249
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• 2010

차세대 멀티 레벨 셀 플래시 메모리들을 위해 복잡도가 낮은 에러 정정 코드 구현에 대한 요구가 커지고 있다. 일반적으로 부 표현 (sub-expression) 들을 공유하는 것은 복잡도와 칩 면적을 줄이기 위한 효과적인 방법이다. 본 논문에서는 직렬 선형 귀환 쉬프트 레지스터 구조를 기반으로 부 표현들을 이용한 저 복잡도 m-비트 병렬 BCH 인코더 구현 방법을 제안한다. 또한, 부 표현들을 탐색하기 위한 일반화된 방법을 제시한다. 부 표현들은 패리티 생성을 위해 사용하는 행렬(생성 행렬, generator matrix)의 부 행렬 (sub-matrix)과 다른 변수들의 합과의 행렬 연산에 의해 표현된다. 부 표현들의 수는 개로 한정되며, 탐색된 부 표현들은 다른 병렬 BCH 인코더 구현을 위해 공유되어질 수 있다. 본 논문은 구현 과정에서 다수의 팬 아웃에 의해 발생하는 문제점(지연)의 해결이 아닌 복잡도(로직 사이즈) 감소에 그 목적이 있다.

• 한국통신학회논문지
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• 제41권2호
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• pp.163-171
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• 2016

고속으로 주행하는 열차의 정확한 위치를 차상에서 검지하기 위해서는 지상에 설치된 트랜스폰더 태그로부터 위치정보를 정확하고 신속하게 수신하는 것이 필수적이다. 본 논문에서는 고속용으로 개발중인 트랜스폰더시스템의 텔레그램 적용을 위해 텔레그램 복호화(decoding) 속도를 개선하기 위한 병렬 디스크램블링 기법을 제안하였다. 텔레그램은 유저 데이터를 스크램블링(scrambling)하는 부호화(encoding) 과정을 거쳐 트랜스폰더 태그에 저장되므로, 트랜스폰더 리더가 유저 데이터를 복호화(decoding)하는 과정에서 디스크램블링(descrambling)이 필수적이다. 본 논문에서는 디스크램블링 시프트 레지스터 회로 구조 분석을 통해 텔레그램의 병렬 디스크램블링 기법을 제안하고, 제안된 기법을 사용할 경우 기존 방식에 비해 필요 클락 수를 현저히 낮출 수 있음을 보였다.

• 한국컴퓨터그래픽스학회논문지
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• 제27권5호
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• pp.73-79
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• 2021

최근 컴퓨터 애니메이션 분야에서는 기존의 유한상태기계나 그래프 기반의 방식들에서 벗어나 딥러닝을 이용한 동작 생성 방식이 많이 연구되고있다. 동작 학습에 요구되는 네트워크의 표현력은 학습해야하는 동작의 단순한 길이보다는 그 안에 포함된 동작의 다양성에 더 큰 영향을 받는다. 본 연구는 이처럼 학습해야하는 동작의 종류가 다양한 경우에 효율적인 네트워크 구조를 찾는것을 목표로 한다. 기본적인 fully-connected 구조, 여러개의 fully-connected 레이어를 병렬적으로 사용하는 mixture of experts구조, seq2seq처리에 널리 사용되는 순환신경망(RNN), 그리고 최근 시퀀스 형태의 데이터 처리를 위해 자연어 처리 분야에서 사용되고있는 transformer구조의 네트워크들을 각각 학습하고 비교한다.

• 한국전자파학회논문지
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• 제25권3호
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• pp.357-364
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• 2014

본 연구에서는 빠르게 전자파 해석을 수행할 수 있는 병렬 유한차분 시간영역(Finite-Difference Time-Domain: FDTD) 알고리즘을 구현하기 위하여 CPU 클러스터를 구축하였다. 병렬 FDTD 알고리즘은 단일 프로세서를 이용한 FDTD 알고리즘에 비해 해석 시간을 크게 줄일 수 있으며, 전기적으로 매우 큰 구조물에 대한 전자파 해석도 가능하다. 본 연구팀에서는 CPU 클러스터 기반의 병렬 FDTD 알고리즘에서 요구되는 프로세스 간의 통신을 위해 MPI(Message Passing Interface) 라이브러리를 이용하였으며, 3차원 공간분할을 적용하여 프로세스 간의 통신 시간을 최소화하였다. 단일 프로세서를 이용한 FDTD 알고리즘 대비 CPU 클러스터 기반의 병렬 FDTD 알고리즘의 계산속도 향상도를 기본 모드와 하이퍼 모드에서 분석하였으며, 전기적으로 매우 큰 콘크리트 구조물의 전자파 해석을 하였다.

• 한국정보처리학회논문지
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• 제3권1호
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• pp.55-62
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• 1996

MRNS(Mixed Radix Number System) 네트워크는 슈퍼컴퓨터나 MIMD의 모 델로 널리 쓰이고 있으며 많은 연구가 진행되고 있는 하이퍼큐브의 일반적인 대수학적 모델이다. 본 논문에서는 MRNS 네트워크상에서 메세지의 전송 알고리즘을 연구 하였다. 우리가 이 네트워크상에서 임의의 발신 노드부터 수신노드까지 n개의 패킷들을 동시에 보내려고할 때 이들 패킷들의 빠르고, 안전하게 수신 노도까지 도달하기 위해서는 1번 째의 경로가 다른 모든 경로들로부터 node-disjoint 되어야 한다. 이를 위해 우리는 특수한 메트릭스인 HCLS(Hamiltonian Circuit Latin Squre)[1〕를 응용하여 선형 병렬 전송알고리즘을 개발하였다.

• 한국정보처리학회논문지
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• 제2권3호
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• pp.433-442
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• 1995

시간 복잡도가 O(Ν)인 고집적 회로(VLSI)의 병렬 정렬기 설계에 관한 논문이다. 발표된 빠른 VLSI 정렬 알고리즘은 Ν개의 데이타를 정렬하기 위해 O(log Ν)시간 복 잡도를 가지고 있다. 그러나 이러한 알고리즘은 입출력 시간을 고려하지 않고, 복잡 한 네트워크 구조를 가지므로 확장이나 실용화하기 힘들다. 입출력 시간이 포함된 병 렬 정렬 알고리즘들의 칩면적과 시간 복잡도를 분석한 후 가장 효과적인 rebound sort 이론을 확장하여 VLSI로 구현한다. 이 리바운드 정렬기는 파이프라인으로 구성하여 O(Ν)의 시간 복잡도를 가지며 한 개의 칩에 8개의 16비트 레코드를 정렬할 수 있다. 그리고 이 정렬 칩은 확장성을 가지고 있어 수직으로 연결할 경우 8개 이상의 레코드 를 정렬할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.801-804
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• 2005

In this paper, we designed an 8-bit color adjustor for SDTV using Verilog HDL. The conversion block requires a lot of multiplication. So we adopted Booth algorithm to reduce amount of operation and processing time. To improve speed, we designed the system output as parallel structure. We synthesized the designed system using Xilinx ISE and verified the operation through simulation using Modelsim.