• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.129-131
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• 2011

Hight speed memory application을 위하여 6.4-Gb/s/channel 4-PAM transceiver가 제안된다. Voltage margin과 time margin용 증가시키기 위하여 asymmetric 4-PAM scheme과 이를 위한 회로를 제안한다. 제안된 asymmetric 4-PAM scheme은 기존 회로에 비하여 송신단에서 33%의 기준전압 노이즈 영향을 줄인다. Channel의 ISI를 줄이기 위해서 transmitter의 1-tap pre-emphasis가 사용된다. 제안된 asymmetric 4-PAM transceiver는 1.2V supply 0.13um 1-poly 6-metal CMOS 공정에서 구현되었다. PLL을 포함한 1-channel transceiver의 면적과 전력소모는 각각 $0.294um^2$와 6mW이다.

• Journal of Communications and Networks
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• 제7권3호
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• pp.248-257
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• 2005

In this paper, we develop design procedures for carrier tracking loop for orthogonal frequency division multiplexing (OFDM) systems or other systems of blocked data. In such communication systems, phase error measurements are made infrequent enough to invalidate the traditional loop design methodology which is based on analog loop design. We analyze the degradation in the OFDM schemes caused by the tracking loop and show how the performance is dependent on the rms phase error, where we distinguished between the effect of the variance in the average phase over the symbol and the effect of the phase change over the symbol. We derive the optimal tracking loop including optional delay in the loop caused by processing time. Our solution is general and includes arbitrary phase noise apd additive noise spectrums. In order to guarantee a well behaved solution, we have to check the design against margin constraints subject to uncertainties. In case the optimal loop does not meet the required margin constraints subjected to uncertainties, it is shown how to apply a method taken from control theory to find a controller. Alternatively, if we restrict the solution to first or second order loops, we give a simple loop design procedure which may be sufficient in many cases. Extensions of the method are shown for using both pilot symbols and data symbols in the OFDM receiver for phase tracking. We compare our results to other methods commonly used in OFDM receivers and we show that a large improvement can be gained.

• 대한전자공학회논문지TE
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• 제39권4호
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• pp.403-408
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• 2002

본 논문에서는 나카가미-m 확률밀도함수를 이용하여 페이딩 환경을 고려한 DS/CDMA(Direct Sequence Code Division Multiple Access) 시스템의 PN 부호 획득(acquisition)에 대한 성능을 분석하였다. 성능 분석은 PN 부호 획득 시간에 영향을 미치는 검출확률( P/sub D/ : detection probability)과 오경보확률(P/sub FA/ : false alarm probability) 에 대한 식을 유도하여 시물레이션으로 입증하였다. 그 결과 위상 오류를 보정하기 위하여 PLL의 이득을 높이고 레이크 수신기를 동시에 적용할 경우 PN 부호의 검출확률(P/sub D/)은 개선되었고, 오경보확률(P/sub FA/)은 감소하여 PN 부호의 동기 획득 성능을 개선시킬 수 있음을 입증하였다.

• 제어로봇시스템학회논문지
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• 제14권9호
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• pp.939-947
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• 2008

The GPS tracking loop consists of three parts in general: discriminator, loop filter and DCO (Digitally Controlled Oscillator). The loop filter is the main part of the tracking loop designed to ensure a good tracking performance. Generally, the loop filter is designed using classical PI(Proportional Integral) control. Although the carrier Doppler and code Doppler are generated by the same relative movement between the satellite and the user, often, the loop filters for each tracking loop are designed separately and independently. Sometimes, they are used in a combined manner such as carrier aided code tracking, FLL assisted PLL, etc. For better GPS signal tracking, we need to design the FLL/PLL/DLL altogether optimally. The purpose of this paper is to design a GPS receiver tracking loop based on the Kalman filter in a combined manner. Also, the proposed GPS receiver tracking loop is compared with a conventional tracking loop in terms of the transfer function and the DCO input. This paper shows that conventional tracking loop is equal to the Kalman filter based tracking loop.

• 전기학회논문지
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• 제64권7호
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• pp.1005-1011
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• 2015

This paper proposes the DC offset compensation algorithm with fast response to the sensed grid voltage in the single-phase grid connected inverter. If the sensor of the grid voltage has problems, the DC offset of the grid voltage can be generated. This error must be resolved because the DC offset can generate the estimated grid frequency error of the phase-locked loop (PLL). In conventional algorithm to compensate the DC offset, the DC offset is estimated by integrating the synchronous reference frame d-axis voltage during one period of the grid voltage. The conventional algorithm has a drawback that is a slow dynamic response because monitoring the one period of the grid voltage is required. the proposed algorithm has fast dynamic response because the DC offset is consecutively estimated by transforming the d-axis voltage to synchronous reference frame without monitoring one cycle time of the grid voltage. The proposed algorithm is verified from PSIM simulation and the experiment.

• 한국항행학회논문지
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• 제2권1호
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• pp.22-33
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• 1998

마그네트론을 이용하는 레이다에서 송신 주파수의 변화를 감지하여 안정된 중간주파수를 발생하기 위해서는 STALO(Stable Local Oscillator)로서 AFC(Automatic Frequency Control)에 의해 출력주파수를 조정할 수 있는 주파수 합성기(Frequency Synthesizer)가 이용된다. 본 논문에서는 8.4GHz~9.7GHz의 X-밴드 주파수 합성기를 단일 루우프 구조의 간접 주파수 합성방식으로 설계하고 제작하였다. 고속 디지털 PLL 칩에 의하여 위상비교를 하고, 저 위상잡음을 구현하기 위한 여파기를 설계하였다. 기준신호와 VCO, 주파수 분주기, 여파기 등의 특성에 따른 단일 루우프 주파수 합성기의 위상잡음 성능을 해석하고, 위상잡음이 최소가 되도록 설계하여 측정치와 비교하였다.

• Journal of Power Electronics
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• 제16권2호
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• pp.704-716
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• 2016

Small distributed generation units are usually connected to the main electric grid through single-phase voltage source inverters. Grid operating conditions such as voltage and frequency are not constant and can fluctuate within the range values established by international standards. Furthermore, the requirements in terms of power factor correction, total harmonic distortion, and reliability are getting tighter day by day. As a result, the implementation of reliable and efficient control algorithms, which are able to adjust their control parameters in response to changeable grid operating conditions, is essential. This paper investigates the configuration topology and control algorithm of a single-phase inverter with the purpose of achieving high performance in terms of efficiency as well as total harmonic distortion of the output current. Accordingly, a Second Order Generalized Integrator with a suitable Phase Locked Loop (SOGI-PLL) is the basis of the proposed current and voltage regulation. Some practical issues related to the control algorithm are addressed, and a solution for the control architecture is proposed, based on resonant controllers that are continuously tuned on the basis of the actual grid frequency. Further, intentional islanding operation is investigated and a possible procedure for switching from grid-tied to islanding operation and vice-versa is proposed.

• 한국통신학회논문지
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• 제13권4호
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• pp.285-301
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• 1988

다치 직교 PRS(Partial Response Signaling) 시스템이 잡음, 간섭, 캐리어옵\ulcornerV, 위상지터, 페이딩 등에 의해 개별적으로 또는 복합적으로 영향을 받았을 경우에 대한 PRS 신호의 오율식을 유도하였다. 유도된 식에 의해 반송파 대잡음 전력비, 반송파 대 간섭파 전력비, 위상에러, 임펄스 지수, 가우스성 잡음전력 대 임펄스성 잡음 전력비, PLL(Phase Locked Loop)의 신호 대 잡음전력비, 페이딩 지수 등을 함수로 하여 수치계산을 통해 각 경우의 오율특성을 구했다. 얻은 결과로부터, 일반적으로 임펄스성 잡음보다 오율 특성을 보다 더 열화시키지만 일단 신호가 페이딩을 받게되면 그 반대로 가우스성 잡음이 임펄스성 잡음보다 더욱 에러를 발생시킨다는 것을 알 수 있었다.

• 한국통신학회논문지
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• 제28권11C호
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• pp.1152-1160
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• 2003

본 논문에서는 다양한 해상도의 신호 입력을 지원하는 고품위급 모니터의 디지털 신호처리 회로를 제안한다. 기존의 디지털 회로에서 ADC(Analog to Digital Convertor)와 VDP(Video Display Processor)로부터 발생하는 내부 디지털 PLL(Phase-locked Loop)의 낮은 성능과 IC의 내부 편차문제, 모듈간의 상이한 전압 차이 때문에, 다양한 입력 신호에서 안정된 동기신호 처리를 할 수 없는 문제가 있었다. 이를 해결하기 위해서 다양한 해상도의 신호 입력으로부터 동기 신호들의 규칙성을 이용하여 동기 신호를 관리하면서 시스템의 간섭을 최소화하는 동기신호 최적화 기법을 제안하였다. 제안한 방법을 적용한 결과 다양한 해상도에서 안정적으로 동기신호를 처리함으로써 여러 모드의 입력신호에 대응할 수 있었다.

• 한국통신학회논문지
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• 제25권1A호
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• pp.27-33
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• 2000

Gardner 알고리즘 PAM 통신 방식에서 대표적인 NDD (Non-Decision Directed) 심볼동기방식으로 사용되고 있으나, Multi-level PAM의 경우 패턴 노이즈가 증가하는 단점이 있으며 이를 보상하기 위해서는 진처리 필터를 이용하여 타이밍 지터를 감소시킬수 있다는 것이 알려져 왔다. 본 논문에서는 완전 디지털 256-QAM 복조기의 심볼 동기회로에서 채널의 rolloff 값이 낮은 값으로 대역 제한된 경우, 타이밍 지터의 양을 줄이고 PLL의 locking을 개선시키기 위해 전처리 필터를 사용한 NDD 알고리즘의 통계적 특성을 분석하고 이를 컴퓨터 시뮬레이션으로 검증하고 전처리 필터의 최적 파라미터 값을 도출한다.