• 전기전자학회논문지
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• 제19권1호
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• pp.41-44
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• 2015

소자의 집적화에 필수적인 소자 분리공정에서 화학약품의 오염 문제등을 발생시키는 화학적 기계연마기술(CMP) 공정을 사용하지 않고 벌크 finFET(fin field effect transistor) 의 트랜치 구조를 형성할 수 있는 공정에 대하여 제안하였다. 사진 감광막 도포시 발생하는 두께차이와 희생층으로 사용되는 실리콘 질화막을 사용하면 에칭 공정만을 사용하여 상대적으로 표면 위로 돌출된 부분의 실리콘 산화막 층을 에칭하는 것은 물론 finFET 의 채널로 사용되는 실리콘 트랜치 구조를 한번에 형성할 수 있는 특징을 갖는다. 본 연구에서는 AZ1512 사진 감광막을 사용하여 50 나노미터급 실리콘 트랜치 구조를 형성하는 공정을 수행하였으며 그 결과를 소개한다.

• 한국정밀공학회지
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• 제32권1호
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• pp.69-74
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• 2015

Cadmium telluride (CdTe) is being developed for thin film of the X-Ray detector recently. But a rough surface of the CdTe should be improved for resolution and signal speed. This paper shows the study on the improvement of surface roughness and removal rate by applying Chemical Mechanical Polishing. The conventional potassium hydroxide (KOH) based colloidal silica slurry could not realize a mirror surface without physical defects, resulting in low material removal rate and many scratches on surface. In order to enhance chemical reaction such as form oxidized layer on the surface of cadmium telluride, we used hydrogen peroxide ($H_2O_2$) as an oxidizer. Consequently, in case of 3 wt% concentration of hydrogen peroxide, the highest MRR (938 nm/min) and the lowest surface roughness ($R_{p-v}=10.69nm$, $R_a=0.8nm$) could be obtained. EDS was also used to confirm the generated oxide of cadmium telluride surface.

• 마이크로전자및패키징학회지
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• 제19권2호
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• pp.29-33
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• 2012

The demand for 3D wafer level integration has been increasing significantly. Although many technical challenges of wafer stacking are still remaining, wafer stacking is a key technology for 3D integration due to a high volume manufacturing, smaller package size, low cost, and no need for known good die. Among several new process techniques Cu-to-Cu wafer bonding is the key process to be optimized for the high density and high performance IC manufacturing. In this study two main challenges for Cu-to-Cu wafer bonding were evaluated: misalignment and bond quality of bonded wafers. It is demonstrated that the misalignment in a bonded wafer was mainly due to a physical movement of spacer removal step and the bond quality was significantly dependent on Cu bump dishing and oxide erosion by Cu CMP.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.68-68
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• 2011

As feature size is smaller, new technology are needed in semiconductor factory such as gap-fill technology for sub 100nm, development of ALD equipment for Cu barrier/seed, oxide trench etcher technology for 25 nm and beyond, development of high throughput Cu CMP equipment for 30nm and development of poly etcher for 25 nm and so on. We are focus on gap-fill technology for sub-30nm. There are many problems, which are leaning, over-hang, void, micro-pore, delaminate, thickness limitation, squeeze-in, squeeze-out and thinning phenomenon in sub-30 nm gap fill. New gap-fill processes, which are viscous oxide-SOD (spin on dielectric), O3-TEOS, NF3 Based HDP and Flowable oxide have been attempting to overcome these problems. Some groups investigated SOD process. Because gap-fill performance of SOD is best and process parameter is simple. Nevertheless these advantages, SOD processes have some problems. First, material cost is high. Second, density of SOD is too low. Therefore annealing and curing process certainly necessary to get hard density film. On the other hand, film density by Flowable oxide process is higher than film density by SOD process. Therefore, we are focus on Flowable oxide. In this work, dielectric film were deposited by PECVD with TSA(Trisilylamine - N(SiH3)3) and NH3. To get flow-ability, the effect of plasma treatment was investigated as function of O2 plasma power. QMS (quadruple mass spectrometry) and FTIR was used to analysis mechanism. Gap-filling performance and flow ability was confirmed by various patterns.

• Transactions on Electrical and Electronic Materials
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• 제7권3호
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• pp.108-111
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• 2006

The oxidizer-induced corrosion state and microstructure of surface passive metal-oxide layer greatly influenced on the removal rate of tungsten film according to the slurry chemical composition of different mixed oxidizers. In this paper, the actual polishing mechanism and pH-potential equilibrium diagram obtained from potentiodynamic polarization curve were electrochemically compared. An electrochemical corrosion effect implies that slurries with the highest removal rate (RR) have the high dissolution rate.

• 세라미스트
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• 제4권1호
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• pp.5-13
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• 2001

차세대 ULSI 소자의 다층금속배선을 위한 저유전 물질중에서, 기존의 절연막인 TEOS-$SiO_2$ 증착 장비 및 공정을 최대한 이용할 수 있으며, 물성 또한 TEOS oxide와 유사하다는 점에서 적용 시점을 앞당길 수 있는 SiOF 박막과 SiOC 박막의 특성에 대해 고찰해 보았다. 1세대 저유전 물질이라 할 수 있는 SiOF는 후속공정에도 안정적인 상태의 박막을 얻기 위해서는 3.0이하의 유전상수를 얻는 것이 불가능한 반면, SiOC는 3.0 이하의 유전상수를 가지는 안정적인 박막을 얻을 수 있다. SiOC 물질은 저밀도의 단일물질로서, 물질 내부에 후속공정에 영향을 미칠만한 기공을 포함하지 않기 때문에 후속 CMP 공정에 적합하였으며, $450^{\circ}C$이하의 열 공정에서도 응력변화 및 박막성분 탈착이 거의 일어나지 않는 점 또한 SiOC 박막의 우수한 후속공정 적합성을 보여주는 결과였다. 이러한 결과를 종합하여 볼 때, 현재 사용되고 있는 1세대 저유전 물질인 SiOF 박막을 대체할 차세대 저유전 물질로 SiOC 물질이 유망하며, 이는 3.0 이하의 유전상수를 요구하는 Gb DRAM 소자나 보다 빠른 동작속도가 생명인 논리회로(logic circuit) 소자에 적용될 경우 큰 소자특성 개선이 기대된다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.11-19
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• 2003

폭발성 가스의 증류 및 그 양을 검지하기 위한 4 개의 개별 센서가 한 마이크로 열판 위에 집적된 센서어레이를 개발했다. 이 센서어레이는 각종 가스에 대해 다양한 감도 패턴을 가지며, SnO2를 모물질로 하는 4 개의 산화물 반도체 마이크로 가스센서로 구성하였다. 다공질에 큰 비표면적을 가진 모물질에 서로 다른 촉매를 첨가하여 감지물질을 제작함으로써 저농도에 대한 감도 및 재현성을 높였고, 센서어레이 전반에서 균일한 온도 분포가 되도록 설계하였다. 마이크로 열판은 N/O/N 박막을 가진 실리콘 기관을 이용하여, 열적 고립을 위해 Al 본딩 와이어로 공기중에 부유되어 있고, CMP 공정으로 두께를 제어하여 소모 전력을 조절하였다. 400℃에서 동작하는 센서어레이로부터 얻은 감도를 이용하여 주성분 분석 기법을 통해 폭발 하한값의 범위에서 부탄, 프로판, LPG, 그리고 일산화탄소 등과 같은 폭발성 빛 유독성 가스의 증류 및 양을 신뢰성 있게 식별할 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
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• pp.1278-1282
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• 2004

수열처리법으로 nano-sized $CeO_2$ 입자를 $Al_3O_3$ 입자의 표면에 균일하게 코팅하여 $AL_2O_3/O_2$ composite 연마 입자를 제조하었다. 제조된 $Al_2O_3\CeO_2$ composite 입자의 뭍성을 TEM, XRD, zeta potential analyzer 및 particle size analyzer로 측징하였다. $Al_2O_3/CeO_2$ composite 입자와 구성된 슬러리와 비교 시료로서 $Al_2O_3$와 $CeO_2$ 입자를 혼합한 슬러리를 사용하여 thermal oxide film에 대한 연마특성을 평가하였다. 연마슬러리에 포함된 $A1_2O_3/CeO_2$ composite 입자와 $Al_2O_3$와 $CeO_2$ 혼합입자에서 나노 크기의 세리아 입자가 sub-micron 크기의 알루미나 입자의 표면에 균일하게 코팅되므로서 $Al_2O_3$ 단일 성분의 슬러리에 비해 removal rate(RR)는 106 nm/min, WIWNU는 $8\sim9%$, roughness는 $2.6{\AA}$의 향상된 연마 특성을 나타내었다. 알루미나 입자의 불규칙한 형상 때문에 $Al_2O3/CeO_2$ composite 슬러리와 $Al_2O_3$ 와 $CeO_2$ 혼합슬러리의 연마 특성이 비슷한 수준을 나타내었다.

• 한국전기전자재료학회논문지
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• 제20권3호
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• pp.234-239
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• 2007

This paper describes the TiW ohmic contact characteristics under the surface treatment of the polycrystalline 3C-SiC thin film grown on $SiO_2/Si(100)$ wafers by APCVD. The poly 3C-SiC surface was polished by using CMP(chemical mechanical polishing) process and then oxidized by wet-oxidation process, and finally removed SiC oxide layers. A TiW thin film as a metalization process was deposited on the surface treated poly 3C-SiC layer and was annealed through a RTA(rapid thermal annealing) process. TiW/poly 3C-SiC was investigated to get mechanical, physical, and electrical characteristics using SEM, XRD, XPS, AFM, optical microscope, I-V characteristic, and four-point probe, respectively. Contact resistivity of the surface treated 3C-SiC was measured as the lowest $1.2{\times}10^{-5}{\Omega}cm^2$ at $900^{\circ}C$ for 45 sec. Therefore, the surface treatments of poly 3C-SiC are necessary to get better contact resistance for extreme environment MEMS applications.

• 한국재료학회지
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• 제9권2호
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• pp.124-131
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• 1999

Copper film, which is expected to be used as interconnection material for 1 giga DRAM integrated circuits was deposited on hole and trench patterns by Metal Organic Chemical Vapor Deposition(MOCVD) method. After a reflow process, contact and L/S patterns were filled by copper and the characteristics of the Cu reflow process were investigated. When deposited Cu films were reflowed, grain growth and agglomeration of Cu have occurred in surfaces and inner parts of patterns as well as complete filling in patterns. Also Cu thin oxide layers were formed on the surface of Cu films reflowed in $O_2$ambient. Agglomeration and oxidation of Cu had bad influence on the electrical properties of Cu films especially, therefore, their removal and prevention were studied simultaneously. As a pattern size is decreased, preferential reflow takes place inside the patterns and this makes advantages in filling patterns of deep submicron size completely. With Cu reflow process, we could fill the patterns with the size of deep sub-micron and it is expected that Cu reflow process could meet the conditions of excellent interconnection for 1 giga DRAM device when it is combined with Cu MOCVD and CMP process.