This paper deals with the problem of determining the capacity expansion timing and sizes of conduits and feeder cables for a given cable network configuration of a single exchange ares, which minimizes the present worth of total costs. The planning horizon is infinite and the demand of line pairs at each cabinet is assumed to be determininstically growing. As a solution method, the heuristic branch-and-bound algorithm of Freidenfelds and Mclaughlin is elaborated by adding details and some minor modifications, which generates a good near-optimal solution with far less computation than would otherwise be possible. We also develop a computer program, which is shown to be effective and efficient through the test run of an illustrative example.
산업현장에서 생산원가의 절감에 관심이 않아지면서 넓은 원자재에서 크기가 다양한 작은 부재를 절단하여 소재를 얻는 경우, 넓은 원자재에 소재를 배치하는 상태에 따라 원자재의 사용비율은 달라지게 된다. 같은 양의 제품을 만들 때 원자재의 사용량을 줄일 수 있으면 그 만큼 원가를 절약할 수 있다. 따라서 본 논문에서는 원자재에 소재를 배치하는 기본 논리와 방법을 고찰하고, 적당하며 실용적인 방법을 제시하며, 이러한 기반을 토대로 Micro-Genetic Algorithms($\mu$GAs)을 이용한 2차원적 부재의 최적화 배치 효율을 측정하여 기존의 배치알고리즘과 비교하였다. 위의 과정을 컴퓨터 시뮬레이션을 이용하여 구현하였으며 기존의 연구보다 좋은 배치효율을 얻을 수 있었다. 이렇게 하여 얻어진 배치의 들과는 최적에 가까운 상태를 얻을 수 있음을 확인하였으며 원자재의 사용을 최소화 할 수 있었다.
식물재배용 인공광 최적 배치에 따른 균일한 조도 분포는 고품질의 식물 생산을 가능하게 한다. 그러나 기존에 상용화된 식물재배시스템의 경우, 인공광 배치에 따른 조도 분포 시뮬레이션 등의 전처리 과정이 생략된 채 제작되어 생산 품질의 편차를 초래하는 문제점을 가지고 있다. 이에 본 논문은 식물재배단의 광 균일도 향상을 위해 조명 설계 소프트웨어인 Relux를 이용하여 LED 조명장치의 높이, 간격 등의 배치를 달리함에 따라 변화하는 각 재배단의 조도 분포 및 균일도, 그리고 전체 에너지 소비량 등을 사전에 시뮬레이션 함으로써 대상 식물재배에 적합한 조명장치의 최적 위치를 파악하고자 한다. 또한, 포터블 조도측정기를 이용하여 재배단의 각 식물의 위치를 기준으로 실 측정한 결과 데이터와 비교 분석 과정을 거쳐 본 시뮬레이션 결과의 신뢰도를 입증하고자 한다.
In this paper, we deal with an allocation model of vertical type container yard for minimizing the total ATC (Automated Transfer Crane) working time and the equivalence of ATC working load in each block on automated container terminal. Firstly, a layout of automated container terminal yard is shown The characteristic of equipment which work in the terminal and its basic assumption are given Next, an allocation model which concerns with minimizing the total working time and the equivalence of working load is proposed for effectiveness of ATC working in automated container terminal. Also, a weight values on critical function are suggested to adjust the critical values by evaluating the obtained allocation plan. For ATC allocation algorithm, we suggest a simple repeat algorithm for on-line terminal operation.
정하중뿐만 아니라 충격하중에 대해서도 높은 저항성능을 보이는 것으로 알려져 있는 분절 복합체를 이용, 이에 대한 정하중과 충격하중을 실험 및 해석이 수행되었다. 동시에 분절체의 접합을 위한 최적 모르타르 개발이 수행되었다. 연구결과 분절복합체의 충격저항성능은 계면간의 상호 거동과 분절체의 배열에 따른 거동을 하는 것을 나타났다.
Due to the rapid growth of ship building industry and increment of ship construction in Korea, several hundred thousand of lifting lugs per year, have been installed at the lifting positions of ship block and removed after finishing their function, therefore, appropriate design system for strength check or optimal design of each lug structure has been required in order to increase the capability of efficient design. In this study, design system of D-type lifting lug structure which is most popular and useful in shipyards, was developed for the purpose of initial design of lug structure. Developed system layout and graphic user interface for this design system based on the C++ language were explained step by step. Using this design system, more efficient performance of lug structural design will be expected on the windows of personal computer.
Substructures position is considered as design parameter to obtain optimal structural changes to raise its dynamic characteristics. In conventional SDM (structural dynamics modification) method, the layout of modifying substructures position is first fixed and at that condition the structural optimization is performed by using the substructures size and/or material property as design parameters. But in this paper as a design variable substructures global translational and rotational position is treated. (omitted)
We present a fast, constructive algorithm for the automatic placement of standard cells, which consists of two steps. The first step is responsible for cell-row assignment of each cell, and converts the circuit connectivity into a multi-stage graph under to constraint that sum of the cell-widths in each stage of the multi-state graph does not exceed maximum cell-row width. Generatin of feed-through cells in the final layout was shown to be drastically reduced by this step. In the second step, the position of each cell within the row is determined one by one from left to right so that the cost function such as the local channel density is minimized. Our experimental result shows that this algorithm yields near optimal results in terms of the number of feed-through cells and the horizontal tracks, while running about 100 times faster than other iterative procedures such as pairwise interchange and generalized force directed relaxation method.
This paper considers the workforce assignment problem to minimize both the deviations of workloads assigned to workers and to maximize the total preference between each worker and each machine. Because of the high expense of technology education and the difficulties of firing employees, there is no part time workers in semiconductor industry. Therefore, multi-skilled workers are trained for performing various operations in several machines. The bicriteria workforce assignment problem in this paper is not easy to obtain the optimal solution considering the aisle structure and it is belong to NP-class. The proposed heuristic algorithms are developed based on the combination of spacefilling curve technique, simulated annealing technique and graph theory focusing on the multiple-row machine layout. Examples are presented for the proposed algorithms how to find a good solution.
In this paper we propose an EWLD(Enhanced Weighted Levenshtein Distance) algorithm to organize code-string pattern matching linear array processor based on the mappting to an one-dimensional array from a two-dimensional matching matrix, and design a processing element(PE) of the processor, N PEs are required instead of NS02T in the processor because of the mapping. Data input and output between PEs and all internal operations of each PE are performed in bit-serial fashion. The bit-serial operation consists of the computing of word distance (WD) by comparison and the selection of optimal code transformation path, and takes 22 clocks as a cycle. The layout of a PE is designed based on the double metal $1.5\mu$m CMOS rule. About 1,800 transistors consistute a processing element and 2 PEs are integrated on a 3mm$\times$3mm sized chip.
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[게시일 2004년 10월 1일]
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