• 한국전기전자재료학회논문지
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• 제16권5호
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• pp.372-377
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• 2003

To realize a high integrated flash memory utilizing SONOS memory devices, the NOR type ITC(one Transistor Cell) SONOS flash arrays are fabricated and characterized. This SONOS flash arrays with the common source lines are designed and fabricated by conventional 0.35$\mu\textrm{m}$ CMOS process. The thickness of ONO for memory cells is tunnel oxide of 34${\AA}$, nitride of 73${\AA}$ and blocking oxide of 34${\AA}$ . To investigate operating characteristics, CHEI(Channel Hot Electron Injection) method and bit line method are selected as the program and 4he erase operation, respectively. The disturbance characteristics ,according to the program/erase/read cycling are also examined. The degradation characteristics are investigated and then the reliability of SONOS flash memory is guaranteed.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 춘계학술대회 논문집
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• pp.75-78
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• 1998

The SONOSFET Shows low operation voltage, high cell density, anti good endurance due to modified Fowler-Nordheim tunneling as memory charge injection method. In this paper, therefore, the NOR-type Flash EEPROM composed of SONOSFET, which has fast lead operation speed and Random Access characteristics, is proposed. An 8${\times}$8 bit NOR-type SONOSFET Flash EEPROM had been designed and its electrical characteristics were verified. Read/Write/Erase operations of it were verified with the spice parameters of SONOSFETs which had Oxide-Nitride-Oxide thickness of 65${\AA}$-165${\AA}$-35${\AA}$ and that of scaled down as 33${\AA}$-53${\AA}$-22${\AA}$, respectively. When the memory window of the scaled-down SONOSFET with 8V operation was similar to that of the SONOSFET with 13V operation, the Read operation delay times of the scaled-down SONOSFET were 25.4ns at erase state and 32.6ns at program state, respectively, and those of the SONOSFET were 23.5ns at erase state and 28.2ns at program state, respectively.

• 전자공학회논문지
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• 제50권6호
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• pp.122-130
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• 2013

메모리반도체산업이 성장함에 따라 수요와 공급이 큰 폭으로 증가하고 있다. 그 중 플래시 메모리가 스마트폰, 테블릿PC, SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 NOR-형 플래시 메모리와 NAND-형 플래시 메모리로 나뉜다. NOR-형 플래시 메모리는 BIST(Built-In Self Test), BISR(Built-In Self Repair), BIRA(Built-In Redundancy Analysis) 등 많은 연구가 진행되었지만 NAND-형 플래시 메모리 BIST는 연구가 진행되지 않았다. 현재 NAND-형 플래시 메모리 패턴 테스트는 고가의 외부 테스트 장비를 사용하여 테스트를 수행하고 있다. NAND-형 플래시 메모리에서는 블록단위로 소거, 페이지 단위로 읽기, 쓰기 동작이 가능하기 때문에 자체 내장 테스트가 존재하지 않고 외부장비에 의존하고 있다. 고가의 외부 패턴 테스트 장비에 의존해서 테스트를 수행하던 NAND-형 플래시 메모리를 외부 패턴 테스트 장비 없이 패턴 테스트를 수행할 수 있도록 두 가지의 유한 상태 머신 기반 구조를 갖고 있는 BIST를 제안한다.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.26-33
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• 2012

임베디드 시스템의 저장매체 시장에서 플래시 메모리가 점유율을 높여나가고 시스템 내에서 대부분의 면적을 차지하게 되면서, 시스템 신뢰도에 무거운 영향을 미치고 있다. 플래시 메모 리는 셀 배열구조에 따라 NOR/NAND-형으로 나뉘어져 있고 플로팅 게이트 셀의 Reference 전압의 갯수 따라 SLC(Single Level Cell)와 MLC(Multi Level Cell)로 구분된다. NAND-형 플래시 메모리는 NOR-형에 비해 속도는 느린 편이지만 대용량화가 쉽고 가격이 저렴하다. 또한 MLC NAND-형 플래시 메모리는 대용량 메모리의 수요가 급격히 높아진 모바일 시장의 영향으로 멀티미디어 데이터 저장의 목적으로 널리 채용되고 있다. 이에 따라 MLC NAND-형 플래시 메모리의 신뢰성을 보장하기 위해 고장 검출 테스팅의 중요도 커지고 있다. 전통적인 RAM에서부터 SLC 플래시 메모리를 위한 테스팅 알고리즘은 많은 연구가 있었고 많은 고장을 검출해 내었다. 하지만 MLC 플래시 메모리의 경우 고장검출을 위한 테스팅 시도가 많지 않았기 때문에 본 논문은 SLC NAND-형 플래시 메모리에서 제안된 기법을 확장한 MLC NAND-형 플래시 메모리를 위한 고장검출 알고리즘을 제안하여 이러한 차이를 줄이려는 시도이다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권7호
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• pp.636-645
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• 2008

OneNAND 플래시는 NAND 플래시와 NOR 플래시의 장점을 모두 가진 고성능 하이브리드 플래시 메모리이다. OneNAND 플래시는 NAND 플래시의 장점들을 그대로 가지고 있을 뿐 아니라, 그동안 NAND 플래시의 단점으로 지적되던 느린 읽기 성능을 획기적으로 개선하였다. 그 결과 OneNAND 플래시는 휴대폰 및 디지털 카메라, PMP, 휴대용 게임기와 같은 고성능 휴대용 정보기기를 위한 최적의 스토리지 솔루션으로 각광받고 있다. 하지만 Linux를 비롯하여 현재 사용되고 있는 대부분의 범용 운영체제들은 가상 메모리와 블록 I/O 계층 구조의 제약으로 인해 OneNAND 플래시의 뛰어난 위기 성능을 제대로 활용하지 못하는 문제를 안고 있다. 이에 본 연구에서는 기존의 소프트웨어 계층 구조 하에서 OneNAND 플래시의 읽기 성능을 최대한 활용하기 위한 기법인 가상 I/O 세그먼트의 활용을 제안한다. 실제 구현을 통한 실험 결과는 제안된 기법이 OneNAND 플래시의 읽기 수행 시간을 기존에 비해 최고 54%까지 단축할 수 있음을 증명하였다.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.587-597
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• 2005

최근 플래시메모리에 기반한 내장형 컴퓨터시스템의 사용이 급증하고 있다. 이러한 내장형시스템은 일반적으로 빠른 부팅시간을 제공해야 한다 하지만 부팅과정에서 플래시메모리용 파일시스템을 초기화하는 마운팅 시간이 플래시메모리의 크기에 따라 1-25초가량 소요된다. 현재 플래시메모리 단일 칩의 용량은 매년 2배씩 증가하는 추세에 있기 때문에 플래시메모리용 파일시스템을 마운트하는 시간이 내장형 시스템의 부팅시간을 지연시키는 중요한 요인이 될 것이다. 본 논문에서는 플래시메모리용 파일시스템의 메타데이타를 언마운팅 시점에 플래시메모리에 기록하고 이후에 마운팅하는 시점에 빠르게 읽어 들임으로써 마운팅 시간을 크게 단축하는 메타데이타 스냅샷 기법들을 NOR형과 NAND형 플래시메모리의 특성에 맞춰 설계한다. 파일시스템이 정상적으로 언마운트되지 않은 경우에는 이를 자동으로 인식하고 빠르게 에러를 복구할 수 있는 새로운 기법들을 사용한다. 성능평가를 통해서 제안하는 기법들은 대표적인 플래시메모리용 파일시스템인 JFFS2와 비교하여 마운팅 시간을 100배가량 단축시킴을 보인다.

• 전자공학회논문지
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• 제51권3호
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• pp.61-71
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• 2014

임베디드 시스템의 저장매체 시장의 플래시 메모리의 점유율이 증가되고 반도체 산업이 성장함에 따라 플래시 메모리의 수요와 공급이 큰 폭으로 증가하고 있다. 특히 스마트폰, 테블릿 PC, SSD등 SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 셀 배열 구조에 따라 NOR-형과 NAND-형으로 나뉘고 NAND-형은 다시 Cell당 저장 가능한 bit수에 따라서 SLC(Single Level Cell)과 MLC(Multi Level Cell)로 구분된다. NOR-형은 BIST(Bulit-In Self Test), BIRA(Bulit-In Redundancy Analysis)등의 많은 연구가 진행되었지만 NAND-형의 경우 BIST 연구가 적다. 기존의 BIST의 경우 고가의 ATE 등의 외부 장비를 사용하여 테스트를 진행해야한다. 하지만 본 논문은 MLC NAND-형 플래시 메모리를 위해 제안되었던 MLC NAND March(x)알고리즘과 패턴을 사용하며 내부에 필요한 패턴을 내장하여 외부 장비 없이 패턴 테스트가 가능한 유한상태머신(Finite State Machine) 기반구조의 MLC NAND-형 플래시 메모리를 위한 BIST를 제안하여 시스템의 신뢰도 향상과 수율향상을 위한 시도이다.

• Transactions on Electrical and Electronic Materials
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• 제17권1호
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• pp.25-28
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• 2016

We investigate the effect of interface states on the endurance of a charge trap flash (CTF) NOR array using charge pumping methods. The endurance test was completed from one cell selected randomly from 128 bit cells, where the memory window value after 10² program/erase (P/E) cycles decreased slightly from 2.2 V to 1.7 V. However, the memory window closure abruptly accelerated after 10³ P/E cycles or more (i.e. 0.97 V or 0.7 V) due to a degraded programming speed. On the other hand, the interface trap density (Nit) gradually increased from 3.13×10¹¹ cm⁻² for the initial state to 4×10¹² cm⁻² for 10² P/E cycles. Over 10³ P/E cycles, the Nit increased dramatically from 5.51×10¹² cm⁻² for 10³ P/E cycles to 5.79×10¹² cm⁻² for 10⁴ P/E cycles due to tunnel oxide damages. These results show good correlation between the interface traps and endurance degradation of CTF devices in actual flash cell arrays.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.647-648
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• 2008

Traditional FTL and flash file systems based of NAND flash memory may not be adaptively applied to new fusion flash memory which combines the advantages of NAND and NOR flash memory. In this paper, we propose a FTL performance measurement tool using Multi Block Erase function of fusion flash memory. The performance measurement tool shows that multi block erase function can be effectively utilized in performance enhancement of garbage collection for fusion flash memory.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.43-51
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• 2007

NAND와 NOR 플래시의 장점을 결합한 OneNAND 플래시가 출시되면서 기존의 NAND 플래시를 빠르게 대체하게 되었다. 하지만 기존의 NAND 플래시 기반 요구 페이징 시스템에서는 OneNAND 플래시의 기능들이 제대로 활용되지 않았다. 본 연구에서는 OneNAND 플래시의 임의 접근 기능과 이중 페이지 버퍼를 활용하는 새로운 OneNAND 플래시 기반 요구 페이징 기법인 지연 이중 버퍼링 기법을 제안하였다. 이 기법은 요구된 폐이지를 페이지 버퍼로부터 주기억장치로 이동하는 데 걸리는 시간을 효과적으로 절감함으로써 폐이지 반입 비용을 절감하였다. 실험 결과, 본 연구에서 제안한 기법은 평균 28.5%의 수행 시간 절감 효과와 4.4%의 페이징 시스템 에너지 절감 효과를 보였다.