• ETRI Journal
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• 제27권5호
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• pp.497-503
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• 2005

In this paper, we present a performance analysis for an MPEG-4 video codec based on the on-chip network communication architecture. The existing on-chip buses of system-on-a-chip (SoC) have some limitation on data traffic bandwidth since a large number of silicon IPs share the bus. An on-chip network is introduced to solve the problem of on-chip buses, in which the concept of a computer network is applied to the communication architecture of SoC. We compared the performance of the MPEG-4 video codec based on the on-chip network and Advanced Micro-controller Bus Architecture (AMBA) on-chip bus. Experimental results show that the performance of the MPEG-4 video codec based on the on-chip network is improved over 50% compared to the design based on a multi-layer AMBA bus.

• 스마트미디어저널
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• 제1권1호
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• pp.27-35
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• 2012

본 논문은 온칩 네트워크 기반 플랫폼을 이용한 멀티미디어 비디오 코덱의 성능 분석에 대해 기술한다. 최근에 멀티미디어 SoC 통신 구조로 등장한 온칩 네트워크(On-Chip Network)는 기존의 SoC 설계에 사용된 온칩 버스(On-Chip Bus) 구조의 문제점을 해결하는 통신 구조로서 데이터 통신의 병렬성 제공으로 인한 고성능, 재사용성, 확장성을 제공하는 통신 구조이다. 온칩 네트워크 기반 MPEG-4, H.264의 성능과 온칩 버스와 성능을 비교 분석하였다. 실험 결과, 온칩 네트워크 기반 MPEG-4, H.264의 성능이 온칩 버스에 비해 33~56%의 성능이 개선되었다.

• 한국산학기술학회논문지
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• 제8권3호
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• pp.437-443
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• 2007

본 논문에서는 임베디드 프로세서 및 네트워크 구조를 기반으로 구성된 NoC(Network-On-Chip)의 저전력 테스트 구조를 제안한다. 임베디드 프로세서와 여러개의 코어로 구성된 네트워크 구조에 벤치마크 회로를 직접 연결하여 테스트 전력소모를 평가하였으며, 각 코어의 테스트 패턴을 저전력 소모가 되도록 매핑하여 테스트 전력소모를 감소시켰다. 또한 임베디드 프로세스 코어를 ATE(Automatic Test Equipment)로 사용하여 테스트 시간을 줄일수 있었다. ISCAS89 벤치마크 회로에 대해서 테스트 시간은 매우 효과적으로 감소되었으며 평균 전력소모는 약 8%가 감소되었다.

• 한국정밀공학회지
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• 제16권6호
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• pp.133-140
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• 1999

In this study, a monitoring method to detect chip disposal state in drilling system based on neural network was proposed and its performance was evaluated. If chip flow is bad during drilling, not only the static component but also the fluctuation of dynamic component of drilling. Drilling torque is indirectly measured by sensing spindle motor power through a AC spindle motor drive system. Spindle motor power being measured drilling, four quantities such as variance/mean, mean absolute deviation, gradient, event count were calculated as feature vectors and then presented to the neural network to make a decision on chip disposal state. The selected features are sensitive to the change of chip disposal state but comparatively insensitive to the change of drilling condition. The 3 layerd neural network with error back propagation algorithm has been used. Experimental results show that the proposed monitoring system can successfully recognize the chip disposal state over a wide range of drilling condition even though it is trained under a certain drilling condition.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.838-841
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• 2005

DNA Chip is able to show DNA-Data that includes diseases of sample to User by using complementary characters of DNA. So this paper studied Neural Network algorithm for Image data processing of DNA-chip. DNA chip outputs image data of colors and intensities of lights when some sample DNA is putted on DNA-chip, and we can classify pattern of these image data on user pc environment through artificial neural network and some of image processing algorithms. Ultimate aim is developing of pattern classifying algorithm, simulating this algorithm and so getting information of one's diseases through applying this algorithm. Namely, this paper study artificial neural network algorithm for classifying pattern of image data that is obtained from DNA-chip. And, by using histogram, gradient edge, ANN and learning algorithm, we can analyze and classifying pattern of this DNA-chip image data. so we are able to monitor, and simulating this algorithm.

• 한국산학기술학회논문지
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• 제8권2호
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• pp.201-206
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• 2007

본 논문에서는 NoC(Network-on Chip) 구조로 구현된 core-based 시스템에 대한 효율적인 저전력 테스트 방법을 제안한다 NoC의 라우터 채널로 전송되는 테스트 데이터의 전력소모를 줄이기 위해서 스캔 벡터들을 채널 폭만큼의 길이를 갖는 flit으로 분할하고 nit간 천이율(switching rate)이 최소화 되도록 don't care 입력을 할당하였다. ISCAS 89 벤치마크에 대하여 실험을 한 결과, 제안된 방법은 약 35%의 전력 감소를 나타내었다.

• 한국정밀공학회지
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• 제20권11호
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• pp.64-70
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• 2003

This paper suggests a systematic methodology to predict chip forms using the experimental design technique and the neural network. Significant factors determined with ANOVA analysis are used as input variables of the neural network back-propagation algorithm. It has been shown that cutting conditions and cutting tool shapes have distinct effects on the chip forms, so chip breaking. Cutting tools are represented using the Z-map method, which differs from existing methods using some chip breaker parameters. After training the neural network with selected input variables, chip forms are predicted and compared with original chip forms obtained from experiments under same input conditions, showing that chip forms are same at all conditions. To verify the suggested model, one tool not used in training the model is chosen and input to the model. Under various cutting conditions, predicted chip forms agree well with those obtained from cutting experiments. The suggested method could reduce the cost and time significantly in designing cutting tools as well as replacing the“trial-and-error”design method.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.86-93
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• 2010

반도체 공정 및 설계 기술의 발전에 따라 SoC에 보다 많은 기능이 포함되고 데이터 전송량 또한 급격히 증가하고 있다. 이에 따라 SoC 내부의 온 칩 네트워크에서 데이터 전송 속도가 전체 시스템의 성능에 큰 영향을 미치게 되어 이와 관련된 연구가 활발하게 진행되고 있다. 기존의 AHB를 대체하기 위한 온 칩 네트워크 프로토콜로 AXI와 OCP가 대표적으로 거론되고 있으나 전송 성능을 증가시키기 위해 신호선의 수가 크게 증가하여 인터페이스와 네트워크 하드웨어 설계가 매우 어렵고 기존에 널리 사용되던 AHB와 다른 프로토콜과의 호환성도 좋지 않다. 본 논문에서는 이를 개선하기 위한 새로운 온 칩 네트워크 프로토콜을 제안한다. 제안된 프로토콜은 신호선의 수를 기존의 AHB보다 줄이고 AXI 등 다른 프로토콜과의 호환성도 고려하였다. 성능 분석결과 AXI보다는 조금 떨어지는 성능을 보여주고 있으나 8-버스트 이상의 전송에서는 큰 차이가 없고 신호선 수대비 성능에서는 월등히 우수함을 확인하였다.

• Journal of information and communication convergence engineering
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• 제6권2호
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• pp.122-128
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• 2008

Multiprocessor architectures and platforms, such as, a multiprocessor system on chip (MPSoC) recently introduced to extend the applicability of the Moore's law, depend upon concurrency and synchronization in both software and hardware to enhance design productivity and system performance. With the rapidly approaching billion transistors era, some of the main problem in deep sub-micron technologies characterized by gate lengths in the range of 60-90 nm will arise from non scalable wire delays, errors in signal integrity and non-synchronized communication. These problems may be addressed by the use of Network on Chip (NOC) architecture for future System-on-Chip (SoC). We have modeled a concurrent architecture for a customizable and scalable NOC in a system level modeling environment using MLDesigner (from MLD Inc.). Varying network loads under various traffic scenarios were applied to obtain realistic performance metrics. We provide the simulation results for latency as a function of the buffer size. We have abstracted the area results for NOC components from its FPGA implementation. Modeled NOC architecture supports three different levels of quality-of-service (QoS).

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.174-177
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• 2016

네트워크-온-칩 (Network-on-Chip, NoC)에서 임계경로 문제를 개선하기 위해 라우터에 라디오 주파수 (RF) 모듈을 집적하는 무선 네트워크-온-칩(Wireless Network-on-Chip, WNoC)은 코어와 무선 인터페이스 라우터 (Wireless Interface Router, WIR)의 매핑 정보에 따라 통신량이 많은 코어간의 임계경로가 변화하여 지연시간에 악영향을 줄 수 있다. 본 논문에서는 코어들이 서브넷을 구성하는 small world 구조 WNoC에서 지연시간을 최적화하기 위해 코어 간의 통신량을 고려한 유전알고리즘(Genetic Algorithm, GA) 기반 코어 및 WIR의 매핑 기법을 제안하였다. 제안한 기법이 통신량이 많은 코어간의 임계경로를 최적화할 수 있도록 하였다. 모의실험 결과를 통해 무작위 매핑과 비교하여 제안하는 기법이 $4{\times}4$ 메시 기반 small world 구조에서 지연시간을 평균 33% 감소시키는 것을 확인하였다.