• 한국통신학회논문지
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• 제37C권11호
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• pp.1162-1169
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• 2012

Mission critical 임무를 수행하는 Ethernet 기반 첨단 네트워크 시스템에서 자동 고장 극복 기능은 시스템의 중단 없는 운용을 위한 중요한 요구사항 중의 하나이다. 이러한 고장 극복 기능은 네트워크 시스템의 각 노드에 멀티 port를 지원하는 네트워크 인터페이스 카드 (Network Interface Card, NIC)를 설치함으로써 가능하다. 현재 가용한 NIC 장치는 두 개 또는 그 이상의 MAC (Media Access Control)을 사용하여, active port 고장 시에 MAC switching하여 자동 고장 극복 기능을 수행한다. 이러한 NIC 장치는 일반적으로 co-processor 및 이를 위한 펌웨어 (firmware)를 필요로 하며, 이에 따라 고장 극복 시간이 길어지고 throughput이 저하되는 단점이 있다. 또한 co-processor를 위한 펌웨어는 전술 환경 변화에 따라 upgrade를 해야 하므로 고장 극복 장치 가격도 상승하게 한다. 본 논문은 기존 하드웨어 방식에서 일반적으로 사용하는 co-processor와 다수 MAC 대신에, 하나의 MAC 만을 사용하는 새로운 하드웨어 방식 NIC 장치 설계 방안을 제시한다. 제시된 새로운 NIC은 단일 MAC과 일반 로직게이트 블럭으로 설계하여 고장 극복 기능을 수행한다. 제안 방식에 따라 NIC을 구현하여 성능 실험을 통해 기존 방식 대비 우수함을 입증하였다.

• 대한전자공학회논문지TC
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• 제41권5호
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• pp.27-36
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• 2004

최근 인터넷 트래픽의 폭발적인 증가에 따라, 매우 빠른 고속 네트워크 장비에 네트워크프로세서(NP)의 사용이 보편화되고 있다. 이에 따라, 기존의 일반적인 마이크로프로세서를 이용한 네트워크 장비의 성능 한계를 벗어나 향상된 성능을 보이는 라우팅 기능과 패킷처리 기능을 분리하는 분산형 시스템 구조가 이용되고 있다. 본 논문에서는 10기가비트 이더넷 포트를 가지는 10기가비트 에지 스위치 시스템에 적용한 패킷 라우팅 처리와 OAM 처리를 위한 분산형 이더넷 IPC 통신 메커니즘과 10Gbps급 이더넷 데이터를 처리할 수 있는 프레임 방식의 MUX/DEMUX 구조를 설계하고 구현하는 방법을 기술한다. 본 논문에서 제안한 분산형 이더넷 UC 통신 메커니즘 구조는 현재 진행되고 있는 10기가비트 이더넷 인터페이스를 갖는 320Gbps급의 백본용 이더넷 스위치 시스템에도 적용하였다.

• 한국산학기술학회논문지
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• 제8권3호
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• pp.437-443
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• 2007

본 논문에서는 임베디드 프로세서 및 네트워크 구조를 기반으로 구성된 NoC(Network-On-Chip)의 저전력 테스트 구조를 제안한다. 임베디드 프로세서와 여러개의 코어로 구성된 네트워크 구조에 벤치마크 회로를 직접 연결하여 테스트 전력소모를 평가하였으며, 각 코어의 테스트 패턴을 저전력 소모가 되도록 매핑하여 테스트 전력소모를 감소시켰다. 또한 임베디드 프로세스 코어를 ATE(Automatic Test Equipment)로 사용하여 테스트 시간을 줄일수 있었다. ISCAS89 벤치마크 회로에 대해서 테스트 시간은 매우 효과적으로 감소되었으며 평균 전력소모는 약 8%가 감소되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.39-41
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• 2004

In this paper, I propose a thread scheduling policy for faster packet processing on the network processors with multithreaded multiprocessor architecture. To implement the proposed policy, I derived several basic parameters related to the thread scheduling and included a new parameter representing the packet contents and the features of the multithreaded architecture. Through the empirical study using a network processor, I proved the proposed scheduling ploicy provides better throughput and load balancing compared to the generally used thread scheduling policy.

• 한국통신학회논문지
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• 제29권3A호
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• pp.347-357
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• 2004

네트웍 시스템은 빠른 트래픽 처리속도와 다양한 서비스 제공을 위한 유연성이라는 두 가지 측면을 모두 만족시키기 위하여 발전되어 왔고 이러한 결과로 네트웍 프로세서가 출현하게 되었다. 네트웍 프로세서의 성능을 향상시키는 방법으로는 고속의 외부 인터페이스와 전용 연산기 등을 이용하는 방법들이 사용되어왔다. 최근에 이르러 이러한 방법 이외에 아키텍쳐적인 방법을 이용한 SMT(Simultaneous MultiThreading) 네트웍 프로세서의 구조가 제안되었는데 SMT 구조는 설계의 복잡성으로 인하여 상용화에 어려움이 있다. 따라서 SMT 구조의 네트웍 프로세서를 개발하기 위해서는 SMT 구조의 하드웨어 간략화 측면의 연구가 필요하다. 본 논문에서는 SMT 구조의 각 유닛들이 네트웍 알고리즘을 실행하는데 있어서의 영향을 분석하고 그 결과를 바탕으로 최적화된 SMT 네트웍 프로세서의 구조를 제안하였다.

• 한국통신학회논문지
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• 제28권4B호
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• pp.339-350
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• 2003

인터넷이 급성장하면서 망 사용자들은 대역폭의 증가라는 양적인 측면 외에도 서비스 품질의 개선과 보장이라는 질적인 측면까지 요구하게 되었다. 점점 더 망의 기능성이 강조됨에 따라 망 장비의 성능과 기능도 중요하게 여겨지고 있는데, 특히 에지 라우터는 고성능, 다기능, 유연성이 모두 요구되는 시스템이다. 이러한 특성의 시스템 설계를 위해 최근 고려되고 있는 방법이 네트워크 프로세서를 사용하는 것이다. 본 논문에서는 ASIC의 고성능과 소프트웨어 기반의 유연성을 모두 제공하는 네트워크 프로세서를 사용하여 에지 급의 MPLS 라우터를 개발하고, 그 결과를 기반으로 네트워크 프로세서의 향후 적용가능성을 살펴본다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 컴퓨터소사이어티 추계학술대회논문집
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• pp.45-48
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• 2003

We can easily buy network system for high performance micro-processor, progress computer architecture is caused of high bandwidth and low delay time. Coupling PC-based commodity technology with distributed computing methodologies provides an important advance in the development of single-user dedicated systems. Lately Network is joined PC or workstation by computers of high performance and low cost. Than it make intensive that Cluster system is resembled supercomputer. Unix, Linux, BSD, NT(Windows series) can use Cluster system OS(operating system). I'm chosen linux gain low cost, high performance and open technical documentation. This paper is benchmark performance of Beowulf clustering by UltraSPARC-1K(64bit-RISC processor). Benchmark tools use MPI(Message Passing Interface) and NetPIPE. Beowulf is a class of experimental parallel workstations developed to evaluate and characterize the design space of this new operating point in price-performance.

• 제어로봇시스템학회논문지
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• 제6권6호
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• pp.492-499
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• 2000

In this paper, realization techniques of the parallel processing and the parallel network system for image processing are described. The parallel image processing system is constructed by the characterization of image processing and processor. Several problems are solved to achieve effective parallel processing and processor networking with the particular properties of image processing, which are reduction of communication quantity, equalization of load and delay depreciation on communication. A parallel image input device is developed for the flexible networking of parallel image processing. An abnormal region detection algorithm which is the basic function in machine vision is applied to evaluate the constructed parallel image processing system. The performance and effectiveness of the system are confirmed by experiments.

• 정보처리학회논문지C
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• 제11C권3호
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• pp.337-344
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• 2004

본 논문은 다중 프로세서(Multiprocessor) 기반 다중 쓰레드(Multithreaded) 구조의 네트워크 프로세서를 이용한 패킷 치리 시스템에서 패킷을 보다 고속으로 처리하기 위한 쓰레드 스케줄링 기법을 제안한다 이를 위하여 스케줄링과 관련한 인자를 실험을 통하여 얻고, 패킷 내용 및 다중 쓰레드 아키텍쳐를 표현하는 인자를 포함하도록 설계하였다. 시뮬레이터를 이용한 실험을 통하여 제안된 스케줄링 기법이 제공하는 처리율 및 부하 분산 정도가 다른 스케줄링 기법과 비교하여 효율적임을 증명하였다.

• 산업경영시스템학회지
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• 제17권32호
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• pp.145-154
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• 1994

In this paper, monitoring processor in a circuit switched network is considered. Monitoring processor monitors communication links, and offers a grade of service in each link to controller. Such an information is useful for an effective maintenance of system. Two links with nonsymmetric system Parameters are considered. each link is assumed independent M/M/1/1 type. The Markov process is introduced to compute busy and idle portions of monitoring processor and monitored rate of each link. Inter-idle times and inter-monitoring times of monitoring processor between two links are respectively computed. A recursive formula is introduced to make computational procedure rigorous.