• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.504-510
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• 2015

This paper presents a power and area efficient SAR ADC for multi-channel near threshold-voltage (NTV) applications such as neural recording systems. This work proposes a split dual-capacitive-array (S-DCA) structure with shifted input range for ultra low-switching energy and architecture of multi-channel single-ended SAR ADC which employs only one comparator. In addition, the proposed ADC has the same amount of equivalent capacitance at two comparator inputs, which minimizes the kickback noise. Compared with conventional SAR ADC, this work reduces the total capacitance and switching energy by 84.8% and 91.3%, respectively.

• 전기전자학회논문지
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• 제22권4호
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• pp.1218-1221
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• 2018

본 논문은 두 배의 rail-to-rail 입력 전압 범위를 갖는 저-전력 0.6-V 10-bit 200-kS/s successive approximation register(SAR) analog-to-digital converter(ADC)를 제안한다. 제안된 near-threshold voltage(NTV)의 전원 전압을 갖는 회로는, 본질적인 입력 신호 전력 부족을 두 배의 rail-to-rail 입력 전압 범위를 구현함으로써 극복하였다. 이 회로는 일반적인 NTV 회로에 비해 4배의 입력 신호 전력을 갖게 되고, 그로써 SAR ADC의 신호 대 잡음비(signal-to-noise ratio, SNR)를 개선했다. 제안된 ADC는 65-nm CMOS 공정을 이용하여 제작되었다. 0.6-V 전원 전압과 $2.4-V_{pp}$(차동쌍)의 입력 전압, 200-kS/s에서 ADC의 SNDR은 59.87 dB이며 전력 소모는 364.5-nW이다. ADC 코어가 차지하는 면적은 $84{\times}100{\mu}m^2$이다.