• 한국산업정보학회논문지
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• 제6권2호
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• pp.38-46
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• 2001

본 논문은 디지털 필터와 같이 연산 단위가 적은 디지털신호처리 알고리즘을 효과적으로 구현할 수 있는 새로운 형태의 다중 프로세서 시스템 및 이를 위한 스케줄링 알고리즘을 제안한다. 본 논문에서 제안한 다중 프로세서 시스템에서는 한 개 또는 그 이상의 공유 버스를 이용하여 프로세서 사이를 연결하였으며, 각 프로세서에서 명령어가 실행될 때 일정 크기의 시간 차이가 존재한다. 이 시스템은 프로세서 사이의 통신 문제를 효과적으로 해결할 수 있을 뿐만 아니라, 다중프로세서 시스템의 스케줄링 시 프로세서간의 통신 시간을 반영할 수 있다는 장점이 있다. 또한 본 논문에서는 플로우 그래프로 표시된 디지털 필터를 새로운 형태의 다중프로세서 시스템에 최적으로 구현할 수 있는 스케줄링 알고리즘을 개발하였다. 마지막으로 본 연구에서 개발된 스케줄러를 이용하여 잘 알려진 디지털 필터에 대하여 시뮬레이션을 한 결과 대부분의 경우 이론적으로 얻을 수 있는 최소의 반복 주기를 만족시켜주는 스케줄링 결과를 얻을 수 있음을 확인하였다.

• 한국콘텐츠학회논문지
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• 제6권9호
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• pp.28-41
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• 2006

최근 다중 프로세서 환경에서 경성 실시간 태스크 집합의 스케줄링 문제를 해결하는 최적 Pfair 알고리즘이 Baruah 등에 의해 제안되었으며, 이를 기반으로 하는 여러 가지 스케줄링 알고리즘들이 제안되었다. 이들 알고리즘은 단위 크기의 고정된 퀀텀 크기를 기반으로 태스크들을 스케줄링하는데, 고정된 퀀텀 크기는 태스크 집합이 변경되는 mode change 하의 스케줄링에서 두 가지 문제점을 갖는다. 퀀텀이 너무크면 프로세서의 이용률 저하로 인해 스케줄링이 실패할 수 있으며, 반대로 너무 작으면 스케줄링 빈도수의 증가에 따른 태스크 전환 오버헤드의 문제점을 갖게 된다. 본 논문에서는 mode change환경에서 태스크 집합이 스케줄링 가능하도록 최대의 퀀텀 크기를 결정하기 위한 방법을 제안한다.

• 한국멀티미디어학회논문지
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• 제3권3호
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• pp.309-319
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• 2000

병렬 스케줄링의 목적은 다중프로세서 시스템 환경에서 병렬성을 가진 응용프로그램에 대해 최소의 동기화 오버헤드와 부하균등(load balance)을 달성하도록 스케줄링을 수행하는데 있다. 프로세서들이 병렬 반복(iteration)을 실행하기 위해서는 메모리로부터 반복들에 대한 chunk를 계산하고 할당받게 된다. 이때, 전역 메모리의 상호 배타적인 빈번한 접근으로 많은 스케쥴링 오버헤드 및 병목현상이 발생된다. 또한, 프로세서에게 할당된 chunk내 병렬 반복들의 분포가 서로 상이한 경우,각 chunk의 실행시간이 서로 달라 부하불균등의 원인이 되어 결과적으로 전체 스케쥴링 성능에 나쁜 영향을 준다. 따라서, 최소의 스케줄링 오버 헤드와 부하균등을 달성하기 위해 본 논문에 서는 기존의 방법들에서 문제점들을 도출하고, 자료의 국부성과 프로세서 동족성(affinity)을 고려한 병렬 루프 스케줄링 알고리즘을 제안한다.

• 한국컴퓨터정보학회논문지
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• 제12권3호
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• pp.147-153
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• 2007

태스크 스케줄링은 여러 개의 수행 가능한 태스크 중에서 하나의 태스크를 선정하여 프로세서에 할당하는 중요한 역할을 한다. 실시간 시스템에서 경성 실시간 태스크를 적시에 스케줄링하지 못하면 시스템이 다운되는 최악의 상태가 발생하므로 실시간 시스템은 효율성, 자원 및 속도 등의 문제 외에도 시간 제약도 진지하게 고려해야 한다. 본 논문에서는 L-RE 좌표를 이용하여 실시간 다중프로세서 시스템에서의 새로운 우선순위 기준 스케줄링 알고리즘을 제안한다. L-RE 좌표 알고리즘은 태스크의 스케줄링 효율을 높이기 위해 고안 되었으며 우선순위를 할당하는데 데드라인과 함께 유휴시간을 고려하고 있다. 시뮬레이션 결과는 LR-E 알고리즘이 EDF보다 스케줄의 원활성을 높이고 또 LLF보다는 문맥교환 수를 줄일 수 있음을 보여준다.

• 한국인터넷방송통신학회논문지
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• 제16권3호
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• pp.137-144
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• 2016

본 논문에서는 새로운 멀티프로세서 디자인을 위한 상위 수준 합성 시스템의 회로 복잡도 최적화 ILP 알고리즘을 제안하였다. 상위수준 합성에서 가장 중요한 연산자의 특성과 데이터패스의 구조를 분석하고, 멀티사이클 연산의 스케줄링 시 가상연산자 개념을 도입함으로써, 멀티사이클 연산을 구현하는 연산자의 유형에 관계없이 공통으로 적용시킬 수 있는 ILP 알고리즘을 이용하여 증명하였다. 기술된 알고리즘의 스케줄링 성능을 평가하기 위하여, 표준벤치마크 모델인 5차 디지털 웨이브필터에 대한 스케줄링을 행한 결과, 기존의 데이터패스 스케줄링 결과와 정확하게 일치함으로서, 제시된 모든 ILP 수식이 정확하게 기술되었음을 알 수 있었다.

• 정보처리학회논문지A
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• 제17A권6호
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• pp.259-264
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• 2010

다중 프로세서 상의 공유 자원을 포함하는 태스크를 스케줄링 하는데 있어서 마감 시간을 기준으로 스케줄링 하는 EDF (Earliest Deadline First) 를 그대로 적용한 GEDF (Global EDF) 알고리즘은 공유 자원을 가지는 태스크에 대한 처리가 없어서 스케줄링 성공률이 떨어지게 된다. 본 논문에서는 공유 자원을 포함하는 태스크를 위해 태스크를 공유 자원을 접근하는 임계영역을 포함하는 부분과 그렇지 않은 부분으로 각각 나누어 개별적인 마감 시간을 부여해 처리하는 EDFP (Earliest Deadline First with Partitioning) 알고리즘을 제안한다. 시뮬레이션을 통한 평가 결과 공유 자원을 포함하는 태스크들에 대하여 EDFP는 시스템 이용률이 높아지고 프로세서의 개수가 많이 질수록 GEDF 보다 나은 성능을 보인다.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.228-234
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• 2006

본 논문은 주어진 재귀 DSP 알고리듬으로부터 최적멀티프로세서 스케줄러를 이용하여 완전한 회로도를 효과적으로 생성할 수 있는 체계적인 과정에 대하여 기술한다. 이과정은 크게 스케줄 생성 단계와 회로도 생성 단계로 구성된다. 스케줄 생성 단계는 입력으로서 Fully Specified Flow Graph(FSFG)로 표현된 재귀 DSP 알고리듬을 받아서 최적 멀티프로세서 스케줄러를 생성하며 회로도 생성 단계에서는 이 스케줄러로부터 제어신호를 포함한 완전한 회로도를 생성한다. 이 회로도는 실리콘 컴파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환될 수 있다. 본 논문에서는 2차 Gray-Market Lattice 필터를 예로 사용하여 전체적인 구현과정을 보인다.

• 한국산학기술학회논문지
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• 제10권10호
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• pp.2760-2765
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• 2009

다중 프로세서 환경에서 경성 실시간 태스크 집합의 스케줄링 문제를 해결하는 Pfair 스케줄링 알고리즘은 고정된 퀀텀 크기를 기반으로 한다. 최근 mode change 환경에서 최대 퀀텀 크기를 동적으로 결정하는 방법이 제안되었는데, 이 방법에서는 태스크들의 주기가 감소되는 경우만을 다루고 있다. 본 논문에서는 태스크들의 주기가 증가되는 경우까지도 고려하여 최대 퀀텀 크기를 동적으로 결정하는 개선된 방법을 제안하였고 모의실험에서 이를 구현하여 효율성을 입증하였다.

• 한국콘텐츠학회논문지
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• 제7권7호
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• pp.39-49
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• 2007

다중 프로세서 환경에서 경성 실시간 태스크 집합의 스케줄링 문제를 해결하는 최적의 방법인 PF 알고리즘[13]이 제안된 이후, 이를 기반으로 하는 여러 가지 스케줄링 알고리즘들이 제안되었다. 그러나 고정된 퀀텀 크기를 기반으로 태스크들을 스케줄링하는 이들 알고리즘은 mode change 하에서 문제점을 갖는다. 이러한 문제점들을 해결하기 위한 최적의 퀀텀 크기 결정 방법이 제안된 바 있다[2]. 본 논문에서는 모든 태스크들에 대한 이용률이 $e{\le}p/3+1$의 성질을 만족하는 제한적 특성을 갖는 태스크 집합에 대해서 최적의 퀀텀 크기를 결정하기 위한 이용률 계산의 반복 횟수를 보다 감소시킬 수 있는 방법을 제안한다.

• ETRI Journal
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• 제30권1호
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• pp.141-151
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• 2008

In this paper, we introduce a new verification platform with ARM- and DSP-based multiprocessor architecture. Its simple communication interface with a crossbar switch architecture is suitable for a heterogeneous multiprocessor platform. The platform is used to verify the function and performance of a DVB-T baseband receiver using hardware and software partitioning techniques with a seamless hardware/software co-verification tool. We present a dual-processor platform with an ARM926 and a Teak DSP, but it cannot satisfy the standard specification of EN 300 744 of DVB-T ETSI. Therefore, we propose a new multiprocessor strategy with an ARM926 and three Teak DSPs synchronized at 166 MHz to satisfy the required specification of DVB-T.