• 한국통신학회논문지
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• 제29권2C호
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• pp.298-305
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• 2004

본 논문은 워드길이가 W 비트인 입력으로부터 W 비트를 출력하는 고정길이 modified Booth 곱셈기에 대한 오차보상 방법을 설명한다. 효율적으로 양자화 오차를 보상하기 위해 Booth 인코더의 출력정보를 이용하여 오차보상 바이어스를 생성한다. 절단된 부분이 양자화 오차에 미치는 영향에 따라 두 그룹(major or minor group)으로 나누고, 각 그룹에 서로 다른 오차보상 방법을 적용한다. 기존 방법과 비교하여 제안한 방법이 오차보상 바이어스를 생성하는 회로의 하드웨어 오버헤드는 비슷하면서 약 50％ 정도 양자화 오차가 적음을 시뮬레이션을 통해 보인다. 또한, 면적과 전력소모 면에서 제안한 고정길이 곱셈기가 이상적인 곱셈기 보다 약 40％ 정도 적게 나타났다.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.323-329
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• 2002

N-비트$\times$N-비트 2의 보수 승산에서 승산결과 2N-비트만을 출력하는 절사형 Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth 승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로, 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35% 정도 감소한다. 본 논문에서 설계된 절사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 60% 정도 줄일 수 있다. 제안된 방법을 적용하여 16-비트$\times$16-비트 절사형 승산기를 0.35-$\mu\textrm{m}$ CMOS 공정을 이용하여 full-custom 방식으로 설계하였다. 약 3.000개의 트랜지스터로 구성되는 승산기 코어는 330-$\mu\textrm{m}$$\times$262-$\mu\textrm{m}$의 면적을 가지며, 3.3-V 전원전압에서 200-MHz로 동작 가능하며 약 20-㎽의 전력소모 특성을 갖는다.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.129-136
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• 2005

지정된 비트 크기를 갖는 승산기 코어의 Verilog-HDL 모델을 생성하는 가변 정밀도 승산기 생성기 (VPM_Gen; Variable-Precision Multiplier Generator)에 대해 기술한다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-비트${\sim}32$-비트 범위에서 1-비트 단위로 선택할 수 있으며, 승산결과는 $8-b{\sim}64-b$ 범위에서 2-비트 단위로 절사할 수 있도록 함으로써 총 3,455 가지 승산기 코어를 생성할 수 있다. 승산결과가 절사되는 경우, 절사되는 부분의 회로를 제거함으로써 게이트 수와 전력소모가 각각 최대 40%와 30% 감소되도록 하였으며, 이를 통해 효율적인 저전력 승산기 코어가 구현되도록 하였다. 또한, 절사 비트 수에 따른 적응 오차보상 방법을 적용함으로써 절사오차가 최소화되도록 하였다. VPM_Gen에 의해 생성되는 승산기 코어는 Xilinx FPGA 보드와 논리분석기를 통하여 그 기능을 검증하였다.

• 한국항행학회논문지
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• 제14권3호
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• pp.391-396
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• 2010

본 논문에서는 증폭기 및 체배기를 이용한 다기능 RF 모듈의 주요 연구 결과를 비고 제시하였다. 주파수 대역별로 별도의 블록을 갖는 다중대역 모듈에 비해 체배기를 이용하면 간단하게 다기능 모듈 구현이 가능하다. 별개의 증폭기 및 체배기를 스위칭하는 방법, 주파수 선택적 반사기 구조를 이용한 방법, 결함접지구조를 이용한 구조를 비교 제시하였다. 입력 주파수에 따라 증폭기 또는 주파수 체배기로 동작하는 회로로 다기능 모듈을 개발하였으며, 결함접지구조를 이용하여 입력 주파수 억압 및 출력 고조파 억압을 향상시켰다.

• 대한전자공학회논문지TC
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• 제43권7호
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• pp.115-121
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• 2006

곱셈기의 효율성은 정규 기저(normal basis), 다항식 기저(polynomial basis), 쌍대 기저(dual basis), 여분 표현(redundant representation) 등과 같은 유한체 원소의 표현 방법에 주로 의존한다. 특히 여분 표현에서의 제곱 및 모듈로 감산(modular reduction)은 단순한 방법에 의해 효율적으로 수행될 수 있기 때문에, 여분 표현은 흥미로운 유한체 표현 방법이다. 본 논문은 여분 표현을 사용한 기약인 all-one 다항식에 의해 정의된 GF(Zm)에서의 효율적인 비트-병렬 곱셈기를 제안한다. 또한 제안된 비트-병렬 곱셈기의 효율성을 향상시키기 위해, Karatsuba에 의해 제안된 잘 알려진 곱셈 방법을 변형한다. 결과로써, 제안된 곱셈기는 all-one 다항식을 사용한 기존의 알려진 곱셈기들과 비교해 적은 공간 복잡도(space complexity)를 가지는 반면에, 제안된 곱셈기의 시간 복잡도(time complexity)는 기존의 곱셈기와 유사하다.

• 한국지반공학회:학술대회논문집
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• 한국지반공학회 2000년도 가을 학술발표회 논문집
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• pp.253-260
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• 2000

Pile foundations have been widely used in civil engineering construction for many years. Structures subjected to large lateral loads usually have pile foundations as shallow foundations cannot sometimes support the moments on these structure. The purpose of this paper is to propose the p - multiplier factor (P$\sub$M/) based on the characteristics of behavior of laterally loaded group pile in homogeneous sand. For this, a series of model tests are performed and the composite analytical method proposed by author is used to the propose P$\sub$M/. Based on the model test results of the large number of laterally loaded group piles, p - multiplier factors for homogeneous sand are proposed by back analysis under various condition of soil density, spacing-to-diameter ratio of pile, number of pile, and spacing-to-diameter of pile. P - multiplier approach provides a simple but sufficient tool for characterizing the shadowing group effects of laterally loaded group pile.

• 전자공학회논문지SC
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• 제41권1호
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• pp.33-40
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• 2004

유한체 $GF(2^n)$에서 두 원소의 곱셈을 수행하는 공간 복잡도가 낮은 병렬 처리 곱셈기의 구현에 있어서 divide-and-conquer 방법은 유용하게 사용된다. 이를 이용한 가장 널리 알려진 알고리듬으로는 카라슈바 (Karatsuba-Ofman) 알고리듬과 다중 분할 카라슈바(Multi-Segment Karatsuba) 알고리듬이 있다. Leo ne은 카라슈바 알고리듬의 최적화된 반복 횟수를 제안하였고, Ernst는 다중 분할 카라슈바 방법을 이용한 일반적이고 확장 가능한 유한체 곱셈기를 제안하였다. 본 논문에서는 Ernst가 제시한 다중 분할 카라슈바 병렬 처리 곱셈기의 복잡도를 제시한다. 또한 기존 방법의 병렬 처리 곱셈기와 시간 복잡도는 같지만 공간 복잡도는 낮은 새로운 다중 분할 카라슈바 방법의 병렬 처리 곱셈기를 제안하며 그에 따른 최적화된 반복 횟수를 제안한다. 나아가서 제안하는 곱셈기가 몇몇 유한체에서 카라슈바 방법의 병렬 처리 곱셈기 보다 공간 복잡도에서 효과적임을 제시한다.

• 정보보호학회논문지
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• 제18권3호
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• pp.33-44
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• 2008

페어링 기반의 암호시스템의 효율성은 페어링 연산의 효율성에 기반하며 페어링 연산은 유한체 GF$(3^m)$에서 많이 고려된다. 또한 페어링의 고속연산을 위하여 삼항 기약다항식을 고려하며 이를 기반으로 하는 하드웨어 설계방법에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 기존의 GF(3) 연산보다 효율적인 새로운 GF(3) 덧셈 및 곱셈 방법을 제안하며 이를 기반으로 새로운 GF$(3^m)$ 덧셈-뺄셈 unified 연산기를 제안한다. 또한 삼항 기약다항식을 특징을 이용한 새로운 GF$(p^m)$ MSB-first 비트-직렬 곱셈기를 제안한다. 제안하는 MSB-first 비트-직렬 곱셈기는 기존의 MSB-first 비트-직렬 곱셈기보다 시간지연이 대략 30%감소하며 기존의 LSB-first 비트-직렬 곱셈기보다 절반의 레지스터를 사용하여 효율적이며, 제안하는 곱셈 방법은 삼항 기약다항식을 사용하는 모든 유한체에 적용가능하다.

• 한국항행학회논문지
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• 제13권6호
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• pp.846-853
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• 2009

본 논문에서는 로드풀 시뮬레이션을 이용하여 고효율 주파수 체배기를 설계하는 방법을 제시하고, 주파수 체배기의 비선형 왜곡을 분석하였다. 주파수 체배기는 변조된 신호원을 인가하였을 경우에는 비선형 특성으로 인해 신호 대역이 체배되는 심각한 왜곡이 발생하므로, 이러한 주파수 체배기의 왜곡을 보상할 수 있는 테이블 참조기법을 이용한 디지털 사전왜곡기법을 실행하였다. 주파수 체배기는 입력신호를 주파수 2 체배하여 5.8GHz 출력신호를 얻도록 설계되어 IEEE 802.11a 표준 무선 랜 대역의 동작주파수를 갖도록 설계하였다. 선형화 후의 출력 스펙트럼은 중심주파수에서 각각 +11MHz, +20MHz offset인 주파수에서 각각 12dB의 ACPR 특성이 향상되었다.