• 전자공학회논문지SC
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• 제37권6호
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• pp.42-49
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• 2000

본 논문에서는 2ⁿ개의 노드를 갖는 DCG 특성에 대한 병렬 3치 논리회로를 설계하는 알고리즘을 제안하였다. 회로의 집적도를 높이기 위한 다양한 연구분야 중 전송선의 신호레벨을 증가시켜줌으로써 회로내의 배선밀도를 낮출 수 있으며 병렬신호전송을 통한 신호처리의 고속화, 회로의 특성을 만족시키며 최적화할 수 있는 회로설계알고리즘은 모두 고밀도 집적회로를 구현하기 위한 유용한 수단이 될 수 있다. 본 논문에서는 특히, 노드들의 개수가 2ⁿ개로 주어진 DCG에 대하여 그 특성을 행렬방정식으로 도출해내고 이를 통해 최적화 된 병렬3치 논리회로를 설계하는 과정을 정리하여 알고리즘으로 제안하였다. 또한, 설계된 회로의 동작특성을 만족하도록 DCG의 각 노드들의 코드를 할당하는 알고리즘도 제안하였다. 본 논문에서 제안된 알고리즘에 의해 회로결선의 감소와 처리속도 향상, 비용절감 측면에서 유용하다 할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.723-726
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• 2005

GALS (Globally Asynchronous Locally Synchronous) 시스템 기반의 SoC 설계에 필수적인 DI (Delay Insensitive) 데이터 전송방식 중 기존의 전압 모드 기반 설계 방식은 N 비트 데이터 전송에 물리적으로 2N+1 개의 도선이 필요하다. 이로 인한 전력 소모와 설계 복잡성을 줄이기 위해 N+1 개의 도선으로 N 비트 데이터를 전송할 수 있는 전류 모드 다치 논리 회로 기반 설계 방식이 연구되었다. 그러나, static 전력의 비중이 커 데이터 전송 속도가 낮을수록 전력 소모 측면에서 취약하고, 휴지 모드에서도 상당량의 전력을 소비한다. 본 논문에서는 이러한 문제점을 해결할 수 있는 전류 모드 기반 인코더와 디코더 회로를 제안하고, 이에 따른 새로운 전류 인코딩 기법을 설명한다. 마지막으로 기존의 전압 모드 및 전류 모드 방식과 delay, 전력 소비 측면에서 비교 데이터를 제시한다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2006년도 추계학술대회 학술발표 논문집 제16권 제2호
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• pp.215-219
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• 2006

최근 유비쿼터스 컴퓨팅 환경에서 핵심적인 요소 기술인 상황인식 시스템을 실현하기 위해 이에 필요한 상황정보를 수집하는데 점차 센서의 활용과 응용분야가 확대되고 있다. 상황인식 서비스는 센서로부터 수집된 상황정보의 수집 및 교환을 통해 인식하고, 해석 및 추론 과정을 거쳐 사용자에게 상황에 적절한 서비스를 제공하는 것으로 매장, 의료, 교육 등의 응용분야에서 많이 연구되고 있다. 본 논문에서는 Boole 함수 및 다치 논리함수의 미분을 이용하여 유비쿼터스 환경 하에서 주변상황 등을 인식하는 방법과 그 인식 결과를 해석하고 주변상황의 변화에 따른 적절한 서비스를 제공하는 모델을 제안하고 적용 예를 통하여 확인한다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.27-36
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• 2006

기존의 지연 무관 (Delay-Insensitive(DI)) 데이터 인코딩 방식은 N 비트 데이터 전송에 물리적으로 2N+1 개의 도선이 필요하다. GALS(Globally Asynchronous Locally Synchronous) 시스템과 같은 대규모 칩 설계 시에 많은 도선 수로 인해 발생할 수 있는 전력 소모와 설계 복잡성을 줄이기 위해, 의사지연 무관 (Quasi D디ay-Insensitive(QDI)) 모델에 기반하고, N+1 개의 도선으로 N 비트 데이터를 전송할 수 있는 인코더와 디코더 회로를 설계한다. 이 회로들은 전류모드 다치 논리 회로(Current-Mode Multiple Valued Logic(CMMVL))를 사용하여 설계되었으며, 도선수를 줄임으로써 파생되는 효율성을 검증하기 위해 0.25 um CMOS 공정에서 기존의 DI 인코딩 방식인 dual-rail 방식 및 1-of-4 방식과 delay-power product ($D{\ast}P$) 값 측면에서 비교하였다. HSPICE를 통한 모의실험 결과 4 mm 이상의 도선의 길이에서, dual-rail 방식과는 5 MHz의 data rate 이상에서, 1-of-4 방식과는 18 MHz의 data rate 이상에서 제안된 CMML 방식이 유리하였다. 또한, 긴 도선에 버퍼를 장착한 dual-rail 방식, 1-of-4방식과의 비교에서도 개선된 CMMVL 방식이 10 mm 도선, 32 비트 데이터 전송에서 각각 4 MHz, 25 MHz data rate 이상에서 최대 $57.7\%$와 $17.9\%$의 $D{\ast}P$ 값 감소 효과를 나타냈다.

• Journal of Communications and Networks
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• 제13권5호
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• pp.481-493
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• 2011

Multiple-input multiple-output (MIMO) technology provides high data rate and enhanced quality of service for wireless communications. Since the benefits from MIMO result in a heavy computational load in detectors, the design of low-complexity suboptimum receivers is currently an active area of research. Lattice-reduction-aided detection (LRAD) has been shown to be an effective low-complexity method with near-maximum-likelihood performance. In this paper, we advocate the use of systolic array architectures for MIMO receivers, and in particular we exhibit one of them based on LRAD. The "Lenstra-Lenstra-Lov$\acute{a}$sz (LLL) lattice reduction algorithm" and the ensuing linear detections or successive spatial-interference cancellations can be located in the same array, which is considerably hardware-efficient. Since the conventional form of the LLL algorithm is not immediately suitable for parallel processing, two modified LLL algorithms are considered here for the systolic array. LLL algorithm with full-size reduction-LLL is one of the versions more suitable for parallel processing. Another variant is the all-swap lattice-reduction (ASLR) algorithm for complex-valued lattices, which processes all lattice basis vectors simultaneously within one iteration. Our novel systolic array can operate both algorithms with different external logic controls. In order to simplify the systolic array design, we replace the Lov$\acute{a}$sz condition in the definition of LLL-reduced lattice with the looser Siegel condition. Simulation results show that for LR-aided linear detections, the bit-error-rate performance is still maintained with this relaxation. Comparisons between the two algorithms in terms of bit-error-rate performance, and average field-programmable gate array processing time in the systolic array are made, which shows that ASLR is a better choice for a systolic architecture, especially for systems with a large number of antennas.

• 융합신호처리학회논문지
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• 제2권3호
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• pp.102-109
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• 2001

본 논문에서는 GF($P^{m}$ )상에서의 새로운 승산 알고리듬과 승산기 구성법을 나타내었다. 유한체 상에서의 두 원소에 대한 승산공식을 유도하였고 유도된 수식에 의해 승산기를 구성하였다. 적용예로 GF(3) 승산 모듈과 덧셈 모듈을 전류 모드 CMOS 기법을 적용하여 구현하였다. 이러한 모듈을 기본 모듈로 사용하여 GF(3$^{m}$ )승산기를 설계하였고 SPICE를 통하여 검증하였다. 제시된 승산기는 규칙적인 셀 구조를 사용하였고 단순히 규칙적인 내부 결선으로 구성된다. 따라서, 유한체 상에서 차수가 m 차로 증가하는 승산에 대해서도 간단히 확장이 가능하다.

• Transactions on Electrical and Electronic Materials
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• 제17권6호
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• pp.317-328
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• 2016

Over the past few decades, CMOS current comparators have been used in a wide range of applications, including analogue circuits, MVL (multiple-valued logic) circuits, and various electronic products. A current comparator is generally used in an ADC (analog-to-digital) converter of sensors and similar devices, and several techniques and approaches have been implemented to design the current comparator to improve performance. To this end, this paper presents a bibliographical survey of recently-published research on different current comparator topologies for low-power and high-speed applications. Moreover, several aspects of the CMOS current comparator are discussed regarding the design implementation, parameters, and performance comparison in terms of the power dissipation and operational speed. This review will serve as a comparative study and reference for researchers working on CMOS current comparators in low-power and high-speed applications.

• 전자공학회논문지C
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• 제36C권5호
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• pp.67-75
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• 1999

GF(p)상의 n변수에 대한 p\sup n\ 개의 극수를 갖는 GRM 상수를 구하는 방법을 제시하였다. 일반적인 GRM 상수의 생성방법은 RM (Reed-Muller)전개식을 이용하여 극수(이하 P로 정의) 0의 RM상수를 구하고 이를 확장하여 모든 GRM상수를 구한다. 본 논문에서 제안된 GRM상수의 생성 방법은 2단계로 구성된다. 먼저 단변수에 대하여 최소의 연산자를 갖는 극수를 구하고 다음 극수의 순환성을 이용하여 동일한 변환 과정을 모든 GRM상수 생성과정에 적용한다. 제안된 방법은 극수의 순환성으로 인하여 생성과정이 간단하며 연산자의 개수를 줄일 수 있는 GRM상수 생성방법이다.