• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.546-549
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• 1998

다치결정도 (multiple-valued decision diagram : MDD) 와 순서화된 다치결정도 (ordered MDD:OMDD)는 다치논리함수의 표현에 폭넓게 사용된다. p치 n변수인 경우 p/sup (n-1)/으로 증가하는 노드의 수는 ROMDD(reduced OMDD)를 사용하여 현저하게 감소시킬 수 있다. 그러나 다치와 다변수의 경우에는 더욱 많은 공정을 수반하게 된다. 이러한 단점을 보완하기 위해 honghai jiang이 제안한 2치시스템에서의 input implict/output explicit 관계를 갖는 OVAG(output value array graph)를 사용하여 다치논리함수를 표현한다. 그리고 MDD 표현이 어려운 상황에서 MOVAG(multi OVAG)를 사용하여 보다 쉽게 출력값을 배열하는 그래프를 이끌어 낼 수 있다. 본 논문에서는 MOVAG의 구성방법과 회로에서 MOVAG로으 변환에 대한 알고리듬을 제안하였고, 알고리듬에 의한 결과를 MDD와 비교하여 노드수 감소에 따르는 처리속도가 개선됨을 검증하였다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 1999년도 춘계학술대회 발표논문집
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• pp.75-79
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• 1999

다치결정도(Multiple-valued Decision Diagram : MDD)와 순서화된 다치결정도(Ordered MDD : OMDD)는 다치논리함수의 표현에 폭넓게 사용된다. p치 n변수 인 경우 p$^{(n-1)}$ 으로 증가하는 노드의 수는 ROMDD(Reduced OMDD)를 사용하여 현저하게 감소시킬 수 있다. 그러나 다치와 다변수의 경우에는 더욱 많은 공정을 수반하게 된다. 이러한 단점을 보완하기 위해 Honghai Jiang이 제안한 2치시스템에서의 input implict/output explicit 관계를 갖는 OVAG(Output Value Array Graph)를 사용하여 다치논리함수를 표현한다. 고리고 MDD 표현이 어려운 상황에서 MOVAG(Multi OVAG)를 사용하여 보다 쉽게 출력값을 배열하는 그래프를 이끌어 낼 수 있다. 본 논문에서는 MOVAG의 구성방법과 회로에서 MOVAG로의 변환에 대한 알고리즘을 제안하였고, 알고리즘에 의한 결과를 MDD와 비교하여 노드수 감소에 따르는 처리속도가 개선됨 을 검증하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2000년도 제15차 학술회의논문집
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• pp.449-449
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• 2000

Many researchers have studied architectures for non-Neumann's computers because of escaping its bottleneck. To avoid the bottleneck, a neuron-based computer has been developed. The computer has only neurons and their connections, which are constructed of the learning. But still it has information processing facilities, and at the same time, it is like as a simplified brain to make inference; it is called "neuron-computer". No instructions are considered in any neural network usually; however, to complete complex processing on restricted computing resources, the processing must be reduced to primitive actions. Therefore, we introduce the instructions to the neuron-computer, in which the most important function is implications. There is an implication represented by binary-operators, but general implications for multi-value or fuzzy logics can't be done. Therefore, we need to use Lukasiewicz' operator at least. We investigated a neuron-computer having instructions for general implications. If we use the computer, the effective inferences base on multi-value logic is executed rapidly in a small logical unit.

• 한국컴퓨터정보학회논문지
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• 제17권6호
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• pp.83-92
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• 2012

이 논문에서는 십진수의 매트릭스 방법 (DVM) 을 이용한 새로운 방법으로 불리언 논리를 최소화할 때 최소항을 그룹화 하여 표시하는 방법을 제안하고 있다. DVM 방법은 매트릭스 방법을 이용하여 최소항에 관한 이진수의 차이를 십진수 형태로 변환하는 과정을 거치고, 결합할 수 있는 최소항을 직접 확인할 수 있다. 십진수의 매트릭스 방법은 시각적 접근에 따른 새로운 매트릭스이지만, 경우에 따라 주어진 셀 값을 그룹화 하는데 있어서 도형이 복잡해지기도 하는 문제점이 있다. 이 논문은 이러한 문제점을 해결하기 위한 연구로, 십진수의 매트릭스 방법에 최소항의 다단계 그룹을포함하는 기법을 제안하고 있다. 이 연구에서 제시하는 방법은 최소항의 그룹을 간결한 시각적인 방법으로 표현 하였으므로, 관련된 최소항을 구체적으로 파악하는 수단으로 사용할 수 있다.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.52-62
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• 2003

본 논문에서는 3치 논리 게이트, 3치 D 플립플롭과 3치 4-디지트 병렬 입력/출력 레지스터를 제안하였다. 3치 논리 게이트는 n 채널 패스 트랜지스터와 뉴런 MOS(νMOS) 임계 인버터로 구성된다. 3치 논리 게이트들은 다양한 임계 전압을 갖는 다운 리터럴 회로를 사용하였고 전송함수를 바탕으로 설계되었다. 뉴런 MOS 트랜지스터는 다치 논리 구현에 가장 적합한 게이트이고 다양한 레벨의 입력 신호를 갖는다. 3치 D 플립 플롭과 3치 레지스터는 3치 데이터를 임시로 저장할 수 있는 저장 장치로 사용할 수 있다. 본 논문에서는 3.3V의 전원 전압을 사용하였고 0.35um 공정 파라미터를 이용하여 모의 실험을 통해 그 결과를 HSPICE로 검증하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1195-1198
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• 1987

This paper develops algorithms of element generation, addition, multiplication and inversion based on GF($2^m$). Since these algorithms are implemented by general purpose computer, these are more efficient than the conventional algorithms(Table Lookup, Euclid's Algorithm) in each operation. It is also implied that they can be applied to not only the normally defined elements but the arbitrarily defined ones for constructing multi-valued logic function.

• 전기전자학회논문지
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• 제18권4호
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• pp.593-602
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• 2014

인공신경망회로 목표 중의 하나는 최소한의 회로구성으로 구현가능함수를 가능한 많게 하는데 있다. 본 논문은 인공신경망회로의 가장 기본이 되는 하나의 입력노드와 하나의 출력노드, 그리고 입출력에 다단(multi-level)값을 갖는 단층(입출력 2 layer) 다단 코어넷(CoreNet)을 제안하고 그 처리 용량을 구하였고, 무게값 공간에서 구현 가능한 함수와 각 무게값 좌표(${\omega}$,${\theta}$)를 계산으로 구하여 한 함수의 구현 가능 여부를 알 수 있게 하였다. 또 입력 단계(level)값 설정 방법으로 cot(${\sqrt{x}}$)을 제안하였다. 제안된 p단 입력과 q단 출력을 갖는 코어넷의 처리용량(구현 가능한 함수의 수)은 $a_{p,q}={\frac{1}{2}}p(p-1)q^2-{\frac{1}{2}}(p-2)(3p-1)q+(p-1)(p-2)$임을 유도 증명하였다. 시뮬레이션으로 5단(level) 입력 값과, 6단 출력 값을 갖는 1(5)-1(6) 모델을 분석한 결과, cot(${\sqrt{x}}$) 입력 레벨링법에서 총 246가지의 함수가 구현가능 함을 보였다. 이 모델의 시뮬레이션 결과에서는 최대 219개의 함수가 수렴(구현 가능)하였고, 구현가능 함수 중에서 나머지 수렴되지 않은 27개의 함수는 무게값 공간에서 무게값 좌표를 계산하여 구현 가능함을 보였다. 이는 앞에서 제시된 코어넷 처리용량 $a_{5,6}(=246)$에 의한 계산 값과 일치하였다. 무게값 공간에서, 구현 가능한 함수가 차지하는 영역의 함수번호 매김 방법도 제시하여 구현 가능함수의 번호도 알 수 있도록 하였다.

• 전기전자학회논문지
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• 제15권4호
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• pp.354-362
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• 2011

인공신경망회로에서 아직도 안 풀리는 문제 중 하나는 회로의 처리용량에 관한 것이다. 본 논문은 인공신경망회로의 가장 기본이 되는 하나의 입력과 하나의 출력을 갖은 단층 다단 코어넷을 제안하고 그 처리 용량에 관한 수식을 유도하였다. 제안된 코어넷의 처리 용량으로 p단 입력과 q단 출력을 갖는 코어넷의 처리용량(구현 가능한 함수의 수)은 $a_{p,q}=\frac{1}{2}p(p-1)q^2-\frac{1}{2}(p-2)(3p-1)q+(p-1)(p-2)$ 이며, 입력단 p 값이 짝수이고, 출력단 q가 홀수값이면 추가로 (p-1)(p-2)(q-2)/2 만큼 감해진다. 입력 값으로 3단(level), 출력 값으로 6단을 갖는 1(3)-1(6) 모델을 시뮬레이션하여 분석한 결과, 총 216가지의 함수 조합에서 입력 레벨링 방법으로 cot(x)를 이용하여 82가지의 함수가 구현가능 함을 보였다. 이 모델의 시뮬레이션 결과 80개의 함수가 수렴(구현 가능)하였고, 나머지 수렴되지 않은 함수 중에서 2개의 함수는 무게값 공간에서 무게값 좌표를 미리 계산하여 구현 가능함으로 나와, 총 82개의 구현 가능한 함수가 있음을 보였으며, 이는 위 코어넷 처리용량에 의한 계산 값과 일치하였다.