• 대한전자공학회논문지SD
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• 제42권4호
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• pp.9-18
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• 2005

본 논문은 OCP(Open Core Protocol)에 호환되는 파이프라인 구조를 가진 시스템 버스와 MPEG 시스템에 적합한 메모리 버스로 구성된 계층 구조를 가지는 새로운 동기 세그먼트 버스를 제안한다. 이 구조는 MPEG 시스템의 모바일 제품에 사용되는 영상 데이터 처리를 위한 메모리 인터페이스에 기반을 둔 버스 구조와 멀티 마스터와 멀티 슬레이브를 사용하여 고성능의 다중 처리를 위한 양방향 다중 버스 구조(hi-direction multiple bus architecture)를 가진다. 효율적인 데이터 처리를 위하여 파이프라인 스테이지와 결합된 마스터와 슬레이브의 주소번지가 latency를 결정하며, 시스템의 특성에 따라서 각각의 IP 코어를 배치하였다. 제안된 버스는 저전력 구현을 위하여 세그먼트 버스 구조를 가지고, 멀티미디어 SoC 시스템의 성능 저하 없이 다중 작업이 가능한 구조를 가지며 확장이 가능하다. 제안된 버스 구조는 AMBA와 비교하였을 때 bandwidth는 3.7배 증가하였고 latency는 0.25배 감소하였다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.9-17
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• 2006

SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 $0.6V\sim1.6V$의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 $0.35{\mu}m$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process 와 65nm CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다.

• 한국전자통신학회논문지
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• 제8권11호
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• pp.1707-1712
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• 2013

본 논문에서는 기존의 DSP, MCU, FPGA 기반의 모션 제어기들의 구조적인 문제점을 개선하기 위하여 최신 All Programmable SoC 인 Zynq EPP를 이용한 FPGA + 임베디드 프로세서 기반의 모터 제어기에 대한 하드웨어를 구현하였다. 구현한 모터 제어기는 FPGA와 임베디드 프로세서의 장점을 융합한 제어기로서 고속의 모터 제어용 신호처리 부분은 FPGA 기반의 모터 제어기가 수행한다. 복잡한 소수연산 등의 알고리즘 처리가 요구되는 모션 프로파일 및 기구학 계산 등은 듀얼 코어 기반의 임베디드 프로세서에서 처리하여 하나의 칩에서 분산처리 효과를 실현할 수 있는 구조적인 장점을 가진다. 또한 FPGA 상에 구현된 모터 제어 IP 코어의 추가를 통하여 손쉬운 다축 모터 제어기로의 구성이 가능한 장점도 가진다.

• 한국멀티미디어학회논문지
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• 제19권7호
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• pp.1154-1158
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• 2016

This paper presents a System-On-a-chip for embedded image processing applications that need Gaussian Pyramid structure. The system is fully implemented into Field-Programmable Gate Array (FPGA) based on the prototyping platform. The SoC consists of embedded processor core and a hardware accelerator for Gaussian Pyramid construction. The performance of the implementation is benchmarked against software implementations on different platforms.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.359-366
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• 2016

Today's multi-core technology rapidly increases with more and more Intellectual Property cores on a single chip. Network-on-Chip (NoC) is an emerging communication network design for SoC. For efficient on-chip communication, routing algorithms plays an important role. This paper proposes a novel multicast routing technique entitled as Docket NoC (Dt-NoC), which eliminates the need of routing tables for faster communication. This technique reduces the latency and computing power of NoC. This work uses a CURVE restriction based algorithm to restrict few CURVES during the communication between source and destination and it prevents the network from deadlock and livelock. Performance evaluation is done by utilizing cycle accurate RTL simulator and by Cadence TSMC 18 nm technology. Experimental results show that the Dt-NoC architecture consumes power approximately 33.75% 27.65% and 24.85% less than Baseline XY, EnA, OEnA architectures respectively. Dt-NoC performs good as compared to other routing algorithms such as baseline XY, EnA, OEnA distributed architecture in terms of latency, power and throughput.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권11호
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• pp.801-805
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• 2009

하드웨어 기반 동적 전압 및 주파수 제어 시스템은 전역 비동기 지역 동기 시스템 설계 방식을 이용하여 동종의 멀티 코어 혹은 이종의 멀티 코어 시스템을 저전력으로 설계하기 위한 핵심 기술 중의 하나이다. 본 논문에서 하드웨어 기반 동적 주파수 제어 시스템의 FPGA 프로토타입 설계를 위해서 동적 주파수 제어기를 제안하고, 이를 FIFO 기반 멀티코어를 이용한 소프트웨어 정의 무선 설계와 네트워크 온 칩 기반의 하드웨어 HPEG2 인코더 설계에 적용하였다. 기존의 단일 주파수 시스템에 비해서 소프트웨어 정의 무선 설계의 경우 성능이 5.9% 하락하였지만, 전력소모는 78% 감소하였다. MPEG2 인코더 설계의 경우에 성능은 0.36% 하락하고 전력소모는 29.1% 감소하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.399-402
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• 2004

This paper presents a system-on-chip prototype implementing a full integration for a portable digital audio system. The chip is composed of a audio processor block to implements audio decoding and voice compression or decompression software, a system control block including 8-bit MCU core and Memory Management Unit (MMU) a low power 16-bit ${\Sigma}{\Delta}$ CODEC, two DC-to-BC converter, and a flash memory controller. In order to support other audio algorithms except Mask ROM type's fixed codes, a novel 16-bit fixed-point DSP core with the program-download architecture is proposed. Funker, an efficient power management technique such as task-based clock management is implemented to reduce power consumption for portable application. The proposed chip has been fabricated with a 4 metal 0.25um CMOS technology and the chip area is about 7.1 mm ${\times}$ 7.1mm with 100mW power dissipation at 2.5V power supply.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.160-162
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• 2014

A programmable video decoding system with multi-core DSP and co-processors is presented. This system is adopted by Digital TV SoC (System on Chip) and is used for FHD HEVC (High Efficiency Video Coding) decoder. Using the DSP based programmable solution, we can reduce commercialization period by one year because we can parallelize algorithm development, software optimization and hardware design. In addition to the HEVC decoding, the proposed system can be used for other application such as other video decoding standard for multi-format decoder or video quality enhancement.

• Steel and Composite Structures
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• 제38권5호
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• pp.477-496
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• 2021

The main objective of this paper is to study vibration of sandwich open cylindrical panel with damaged core and FG face sheets based on three-dimensional theory of elasticity. The structures are made of a damaged isotropic core and two external face sheets. These skins are strengthened at the nanoscale level by randomly oriented Carbon nanotubes (CNTs) and are reinforced at the microscale stage by oriented straight fibers. These reinforcing phases are included in a polymer matrix and a three-phase approach based on the Eshelby-Mori-Tanaka scheme and on the Halpin-Tsai approach, which is developed to compute the overall mechanical properties of the composite material. Three complicated equations of motion for the panel under consideration are semi-analytically solved by using 2-D differential quadrature method. Several parametric analyses are carried out to investigate the mechanical behavior of these multi-layered structures depending on the damage features, through-the-thickness distribution and boundary conditions. It is seen that for the large amount of power-law index "P", increasing this parameter does not have significant effect on the non-dimensional natural frequency parameters of the FG sandwich curved panel. Results indicate that by increasing the value of isotropic damage parameter "D" up to the unity (fully damaged core) the frequency would tend to become zero. One can dictate the fiber variation profile through the radial direction of the sandwich panel via the amount of "P", "b" and "c" parameters. It should be noticed that with increase of volume fraction of fibers, the frequency parameter of the panels does not increase necessarily, so by considering suitable amounts of power-law index "P" and the parameters "b" and "c", one can get dynamic characteristics similar or better than the isotropic limit case for laminated FG curved panels.

• 정보처리학회논문지C
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• 제19C권4호
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• pp.247-252
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• 2012

네트워크 코딩(Network Coding)은 통신망의 성능 향상에 도움을 줄 수 있으나 이의 소프트웨어적 구현은 부호화/복호화 단계에서 매우 큰 지연시간을 유발할 수 있어 이를 줄일 수 있는 병렬화된 구현이 필수적이라 할 수 있다. 본 논문에서는 랜덤 리니어 네트워크 코딩(Random Linear Network Coding)과 랜덤 리니어 네트워크 코딩의 단점을 보완하고자 최근 제안된 파이프라인 네트워크 코딩(Pipeline Network Coding)의 병렬처리 성능을 비교한다. 또한, 네트워크 코딩의 CPU에서의 병렬처리 기법과 GPGPU(General Purpose Graphics Processing Units)에서의 병렬처리 기법을 비교하여 네트워크 코딩의 사용 시 그 파라미터에 따라 적절한 병렬처리 기법을 선택할 필요성이 있음을 보여준다.