• 제목/요약/키워드: Multi-Chip Packaging

검색결과 50건 처리시간 0.032초

MCM module을 위한 다층 연성기판의 제조 (Multi-layer Flexible Substrate for MCM module)

  • 이혁재;유진
    • 한국마이크로전자및패키징학회:학술대회논문집
    • /
    • 한국마이크로전자및패키징학회 2002년도 추계기술심포지움논문집
    • /
    • pp.67-67
    • /
    • 2002
  • 패키지 기술의 개발은 저비용, 고성능, 높은 패키징 효율의 추세로 가고 있다. 이러한 추세에 따라 기판재료의 개발 및 구조의 변형이 요구된다. 패키지의 한 형태인 MCM(Multi-Chip Module)에 연성기판을 사용할 경우 fine pattern이 가능하고 부피가 작기 때문에 패키지의 효율이 좋고 또한 reel to reel process에 적용이 가능하기 때문에 대량생산의 이점을 가지고 있다. 연성기판은 좋은 전기적 특성을 가진 polyimide와 구리 층으로 구성된다. 그러나 polyimide와 구리 계층 사이에 약한 접착력과 구리로의 polyamic acid의 diffusion, 다층 기판의 제조의 어려움 등의 문제점을 남겨두고 있다. 본 연구는 일반적인 polyimide/copper가 구조가 가지고 있는 문제점을 해결하고 구리 패턴을 제작하기 위해 에칭을 쓰는 것을 배제함으로 fine pattern을 이루어 내었으며 전기도금으로 완전하게 채워진 pluged via을 사용함으로 각층간의 연결에 신뢰성을 부여하였다. 또한, 연성기판의 구조적인 문제점인 해결하여 다층 연성기판을 제조하려고 한다.

  • PDF

초미세 분말합성에 의한 칩인덕터용 (NiCuZn)-Ferrites의 저온소결 및 전자기적 특성 향상 (Enhancement of Lowsintering Temperature and Electromagnetic Properties of (NiCuZn)-Ferrites for Multilayer Chip Inductor by Using Ultra-fine Powders)

  • 허은광;강영조;김정식
    • 마이크로전자및패키징학회지
    • /
    • 제9권4호
    • /
    • pp.47-53
    • /
    • 2002
  • 본 연구에서는 습식법으로 합성된 초미세분말을 원료로 사용하여 제조된 (NiCuZn)-ferrite와 시약급원료를 사용하여 제조된 (NiCuZn)-ferrite의 저온소결 특성 및 전자기적 특성을 고찰하고, 상호 비교 분석하였다. 조성은$(Ni_{0.4-x}Cu_xZn_{0.6})_{1+w}(Fe_2O_4)_{1-w}$에서 x의 값을 0.2, w의 값은 0.03으로 고정하였고, 소결은 습식법으로 합성된 분말의 경우, 초기열처리과정을 거쳐 최종적으로 $900^{\circ}C$에서, 건식법의 경우 $1150^{\circ}C$의 온도에서 진행하였다. 그 결과, 습식법으로 제조된 (NiCuZn)-ferrite는 건식법으로 제조된 (NiCuZn)-ferrite보다 $200^{\circ}C$이상 낮은 소결온도에서 높은 소결밀도 값을 가졌으며, 품질계수 등 칩인덕터에서 중요한 요소인 전자기적 특성이 우수하게 나타났다. 또한, 습식법으로 합성된 페라이트는 분말의 초기열처리온도에 따라 최종소결 특성이 크게 변하였다. 그 밖에 습식법과 건식법으로 합성한(NiCuZn)-ferrite의 결정성, 미세구조들을 XRD, SEM, TEM을 이용하여 비교 고찰하였다.

  • PDF

마이크로 채널 디자인에 따른 온 칩 액체 냉각 연구 (Study of On-chip Liquid Cooling in Relation to Micro-channel Design)

  • 원용현;김성동;김사라은경
    • 마이크로전자및패키징학회지
    • /
    • 제22권4호
    • /
    • pp.31-36
    • /
    • 2015
  • 전자소자의 다기능, 고밀도, 고성능, 그리고 소형화는 전자 패키지 기술에 초미세 피치 플립 칩, 3D 패키지, 유연 패키지, 등 새로운 기술 패러다임 전환을 가져왔으며, 이로 인해 패키지 된 칩의 열 관리는 소자의 성능을 좌우하는 중요한 요소로 대두되고 있다. Heat sink, heat spreader, TIM, 열전 냉각기, 등 많은 소자 냉각 방법들 중 본 연구에서는 냉매를 이용한 on-chip 액체 냉각 모듈을 Si 웨이퍼에 제작하고, 마이크로 채널 디자인에 따른 냉각 효과를 분석하였다. 마이크로 채널은 딥 반응성 이온 에칭을 이용하여 형성하였고, 3 종류 디자인(straight MC, serpentine MC, zigzag MC)으로 제작하여 마이크로 채널 디자인이 냉각 효율에 미치는 영향을 관찰하였다. 가열온도 $200^{\circ}C$, 냉매 유동속도 150 ml/min의 경우에서 straight MC가 약 $44^{\circ}C$의 높은 냉각 전후의 온도 차를 보였다. 냉매의 흐름과 상 변화는 형광현미경으로 관찰하였으며, 냉각 전후의 온도 차는 적외선현미경을 이용하여 분석하였다.

3-D Hetero-Integration Technologies for Multifunctional Convergence Systems

  • 이강욱
    • 마이크로전자및패키징학회지
    • /
    • 제22권2호
    • /
    • pp.11-19
    • /
    • 2015
  • Since CMOS device scaling has stalled, three-dimensional (3-D) integration allows extending Moore's law to ever high density, higher functionality, higher performance, and more diversed materials and devices to be integrated with lower cost. 3-D integration has many benefits such as increased multi-functionality, increased performance, increased data bandwidth, reduced power, small form factor, reduced packaging volume, because it vertically stacks multiple materials, technologies, and functional components such as processor, memory, sensors, logic, analog, and power ICs into one stacked chip. Anticipated applications start with memory, handheld devices, and high-performance computers and especially extend to multifunctional convengence systems such as cloud networking for internet of things, exascale computing for big data server, electrical vehicle system for future automotive, radioactivity safety system, energy harvesting system and, wireless implantable medical system by flexible heterogeneous integrations involving CMOS, MEMS, sensors and photonic circuits. However, heterogeneous integration of different functional devices has many technical challenges owing to various types of size, thickness, and substrate of different functional devices, because they were fabricated by different technologies. This paper describes new 3-D heterogeneous integration technologies of chip self-assembling stacking and 3-D heterogeneous opto-electronics integration, backside TSV fabrication developed by Tohoku University for multifunctional convergence systems. The paper introduce a high speed sensing, highly parallel processing image sensor system comprising a 3-D stacked image sensor with extremely fast signal sensing and processing speed and a 3-D stacked microprocessor with a self-test and self-repair function for autonomous driving assist fabricated by 3-D heterogeneous integration technologies.

Mold-Flow Simulation in 3 Die Stack Chip Scale Packaging

  • Rhee Min-Woo
    • 한국마이크로전자및패키징학회:학술대회논문집
    • /
    • 한국마이크로전자및패키징학회 2005년도 ISMP
    • /
    • pp.67-88
    • /
    • 2005
  • Mold-Flow 3 Die Stack CSP of Mold array packaging with different Gate types. As high density package option such as 3 or 4 die stacking technologies are developed, the major concerning points of mold related qualities such as incomplete mold, exposed wires and wire sweeping issues are increased because of its narrow space between die top and mold surface and higher wiring density. Full 3D rheokinetic simulation of Mold flow for 3 die stacking structure case was done with the rheological parameters acquired from Slit-Die rheometer and DSC of commercial EMC. The center gate showed severe void but corner gate showed relatively better void performance. But in case of wire sweeping related, the center gate type showed less wire sweeping than corner gate types. From the simulation results, corner gate types showed increased velocity, shear stress and mold pressure near the gate and final filling zone. The experimental Case study and the Mold flow simulation showed good agreement on the mold void and wire sweeping related prediction. Full 3D simulation methodologies with proper rheokinetic material characterization by thermal and rheological instruments enable the prediction of micro-scale mold filling behavior in the multi die stacking and other complicated packaging structures for the future application.

  • PDF

봉지막이 박형 실리콘 칩의 파괴에 미치는 영향에 대한 수치해석 연구 (Effects of Encapsulation Layer on Center Crack and Fracture of Thin Silicon Chip using Numerical Analysis)

  • 좌성훈;장영문;이행수
    • 마이크로전자및패키징학회지
    • /
    • 제25권1호
    • /
    • pp.1-10
    • /
    • 2018
  • 최근 플렉서블 OLED, 플렉서블 반도체, 플렉서블 태양전지와 같은 유연전자소자의 개발이 각광을 받고 있다. 유연소자에 밀봉 혹은 봉지(encapsulation) 기술이 매우 필요하며, 봉지 기술은 유연소자의 응력을 완화시키거나, 산소나 습기에 노출되는 것을 방지하기 위해 적용된다. 본 연구는 봉지막(encapsulation layer)이 반도체 칩의 내구성에 미치는 영향을 고찰하였다. 특히 다층 구조 패키지의 칩의 파괴성능에 미치는 영향을 칩의 center crack에 대한 파괴해석을 통하여 살펴보았다. 다층구조 패키지는 폭이 넓어 칩 위로만 봉지막이 덮고있는 "wide chip"과 칩의 폭이 좁아 봉지막이 칩과 기판을 모두 감싸고 있는 "narrow chip"의 모델로 구분하였다. Wide chip모델의 경우 작용하는 하중조건에 상관없이 봉지막의 두께가 두꺼울수록, 강성이 커질수록 칩의 파괴성능은 향상된다. 그러나 narrow chip모델에 인장이 작용할 때 봉지막의 두께가 두껍고 강성이 커질수록 파괴성능은 악화되는데 이는 외부하중이 바로 칩에 작용하지 않고 봉지막을 통하여 전달되기에 봉지막이 강하면 강한 외력이 칩내의 균열에 작용하기 때문이다. Narrow chip모델에 굽힘이 작용할 경우는 봉지막의 강성과 두께에 따라 균열에 미치는 영향이 달라지는데 봉지막의 두께가 작을 때는 봉지막이 없을 때보다 파괴성능이 나쁘지만 강성과 두께의 증가하면neutral axis가 점점 상승하여 균열이 있는 칩이 neutral axis에 가까워지게 되므로 균열에 작용하는 하중의 크기가 급격히 줄어들게 되어 파괴성능은 향상된다. 본 연구는 봉지막이 있는 다층 패키지 구조에 다양한 형태의 하중이 작용할 때 패키지의 파괴성능을 향상시키기 위한 봉지막의 설계가이드로 활용될 수 있다.

멀티 플립칩 본딩용 비전도성 접착제(NCP)의 열전도도에 미치는 미세 알루미나 필러의 첨가 영향 (Effect of Fine Alumina Filler Addition on the Thermal Conductivity of Non-conductive Paste (NCP) for Multi Flip Chip Bonding)

  • 정다훈;임다은;이소정;고용호;김준기
    • 마이크로전자및패키징학회지
    • /
    • 제24권2호
    • /
    • pp.11-15
    • /
    • 2017
  • 실리콘 칩을 적층하는 3D 멀티 플립칩 패키지의 경우 방열문제가 대두됨에 따라 접착 접합부의 열전도도 향상이 요구되고 있다. 본 연구에서는 플립칩 본딩용 비전도성 접착제(NCP)에 있어서 알루미나 필러의 첨가가 NCP의 물성 및 열전도도에 미치는 영향을 조사하였다. 알루미나 필러는 미세피치 플립칩 접속을 위해 평균입도 400 nm의 미세분말을 사용하였다. 알루미나 필러 함량이 0~60 wt%까지 증가함에 따라 60 wt% 첨가 시 0.654 W/mK에 도달하였다. 이는 동일 첨가량 실리카의 0.501 W/mK보다는 높은 열전도도이지만, 동일 함량의 조대한 알루미나 분말을 첨가한 경우에 비해서는 낮은 열전도도로, 미세 플립칩 본딩을 위해 입도가 미세한 분말을 첨가하는 것은 열전도도에 있어서는 불리한 효과로 작용함을 알 수 있었다. NCP의 점도는 40 wt% 이상에서 급격히 증가하는 현상을 나타내었는데, 이는 미세 입도에 따른 필러 간 상호작용의 증가에 기인하는 것으로, 미세피치 플립칩 본딩을 위해 열전도도가 우수한 미세 알루미나 분말을 사용하기 위해서는 낮은 점도를 유지하면서 필러 첨가량을 증가시킬 수 있는 분산방안이 필요한 것으로 판단되었다.

BST Thin Film Multi-Layer Capacitors

  • Choi, Woo Sung;Kang, Min-Gyu;Ju, Byeong-Kwon;Yoon, Seok-Jin;Kang, Chong-Yun
    • 한국진공학회:학술대회논문집
    • /
    • 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
    • /
    • pp.319-319
    • /
    • 2013
  • Even though the fabrication methods of metal oxide based thin film capacitor have been well established such as RF sputtering, Sol-gel, metal organic chemical vapor deposition (MOCVD), ion beam assisted deposition (IBAD) and pulsed laser deposition (PLD), an applicable capacitor of printed circuit board (PCB) has not realized yet by these methods. Barium Strontium Titanate (BST) and other high-k ceramic oxides are important materials used in integrated passive devices, multi-chip modules (MCM), high-density interconnect, and chip-scale packaging. Thin film multi-layer technology is strongly demanded for having high capacitance (120 nF/$mm^2$). In this study, we suggest novel multi-layer thin film capacitor design and fabrication technology utilized by plasma assisted deposition and photolithography processes. Ba0.6Sr0.4TiO3 (BST) was used for the dielectric material since it has high dielectric constant and low dielectric loss. 5-layered BST and Pt thin films with multi-layer sandwich structures were formed on Pt/Ti/$SiO_2$/Si substrate by RF-magnetron sputtering and DC-sputtering. Pt electrodes and BST layers were patterned to reveal internal electrodes by photolithography. SiO2 passivation layer was deposited by plasma-enhanced chemical vapor deposition (PE-CVD). The passivation layer plays an important role to prevent short connection between the electrodes. It was patterned to create holes for the connection between internal electrodes and external electrodes by reactive-ion etching (RIE). External contact pads were formed by Pt electrodes. The microstructure and dielectric characteristics of the capacitors were investigated by scanning electron microscopy (SEM) and impedance analyzer, respectively. In conclusion, the 0402 sized thin film multi-layer capacitors have been demonstrated, which have capacitance of 10 nF. They are expected to be used for decoupling purpose and have been fabricated with high yield.

  • PDF