• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2005년도 추계학술대회 논문집
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• pp.354-361
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• 2005

In high speed cutting process, due to the friction between the tool and workpiece, a temperature rise of contacting part is serious. It need to develop cutting tool for overcoming such a poor condition. So now, some studies, the optimization of tool shapes, the fine grains of tool material, multi-layer coating of tools are processing. If mirror finishing on the tool is processed, there is advantage of relation between chip and tool, because of less friction, and also tool's lift would be increased. As a result mirror like finishing is expected efficient enhancement of tool. Generally, it is too difficult to process by a general way for tools of complex shapes, it is required a new method to process such complex shape tools. The magnetic fluid polishing technique can polish the workpiece of complex shape, because the polishing method which polishes as compress the workpiece by the magnetism abrasives to arrange to the linear according to the line of magnetic force. In this paper, We polished the surface of the high speed cutting tool using the magnetic fluid polishing technique, to enhance the performance of the high speed cutting tool.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.2022-2030
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• 2008

공장자동화와 공정의 분산제어 등과 같이 대 형 의 복잡한 시스템들을 실시간으로 운용 및 관리하는데 있어서 선결해야 하는 가장 중요한 과제중의 하나는 막대한 양의 제어 및 계측 관련 데이터들을 적시에 수집하여 가공한 후 이를 적시 적소에 분배해 줄 수 있는 데이터 처리 기술을 구축하는 것이다. 이러한 문제를 해결하기 위한 방안으로 최근에와서 대형의 복잡한 시스템을 여러개의 분산된 부 시스템으로 모듈화하고, 각각의 부 시스템들의 제어기능을 수행하는 컴퓨터들을 네트워크로 연결하는 컴퓨터 통신망의 사용이 확산되고 있다. 이더넷 통신 방식을 이용하여 다채널의 신호를 다중화하여 전송할 수 있는 다중화 기술을 응용 개발한다. 반도체, LCD 장비 내의 많은 I/O 접점을 갖는 선로들을 다중화 하여 여러 장치들을 실시간 제어 가능한 이더넷 통신을 이용한 다접점의 I/O 모듈을 개발한다.

• 반도체디스플레이기술학회지
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• 제17권4호
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• pp.42-45
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• 2018

As The semiconductor decrease from 10 nanometer to 7 nanometer, It is suggested that "More than Moore" is needed to follow Moore's Law, which has been a guide for the semiconductor industry. Fan-Out Wafer Level Package(FOWLP) is considered as the key to "More than Moore" to lead the next generation in semiconductors, and the reasons are as follows. the fan-out WLP does not require a substrate, unlike conventional wire bonding and flip-chip bonding packages. As a result, the thickness of the package reduces, and the interconnection becomes shorter. It is easy to increase the number of I / Os and apply it to the multi-layered 3D package. However, FOWLP has many issues that need to be resolved in order for mass production to become feasible. One of the most critical problem is the warpage problem in a process. Due to the nature of the FOWLP structure, the RDL is wired to multiple layers. The warpage problem arises when a new RDL layer is created. It occurs because the solder ball reflow process is exposed to high temperatures for long periods of time, which may cause cracks inside the package. For this reason, we have studied warpage in the FOWLP structure using commercial simulation software through the implementation of the reflow process. Simulation was performed to reproduce the experiment of products of molding compound company. Young's modulus and poisson's ratio were found to be influenced by the order of influence of the factors affecting the distortion. We confirmed that the lower young's modulus and poisson's ratio, the lower warpage.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.585-588
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• 2014

본 논문에서는 빛 에너지와 진동에너지 하베스팅을 이용한 자가발전 센서노드 회로를 제안한다. 솔라셀과 진동소자(PZT)에서 변환된 에너지는 저장 커패시터에 저장된다. 저장된 에너지는 PMU(Power Management Unit)를 통해 관리되고, 일정한 전압을 공급하기 위해 LDO(Low Drop Out Regulator)를 사용한다. LDO를 통해 공급된 안정된 전압으로 온도센서와 SAR ADC(Successive Approximate Register Analog-to-Digital Converter)를 구동시켜서 10bit 디지털 신호에 해당하는 온도정보를 출력한다. 제안된 회로는 0.35um CMOS 공정으로 설계되었으며, 설계된 회로의 칩 면적은 패드를 포함하여 $1.1mm{\times}0.95mm$ 이다.

• 한국전기전자재료학회논문지
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• 제36권5호
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• pp.423-432
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• 2023

With the increasing demand for mobile devices featuring multi-touch operation, extensive research is being conducted on touch screen panel (TSP) Readout ICs (ROICs) that should possess low power consumption, compact chip size, and immunity to external noise. Therefore, this paper discusses capacitive touch sensors and their readout circuits, and it introduces research trends in various circuit designs that are robust against external noise sources. The recent state-of-the-art TSP ROICs have primarily focused on minimizing the impact of parasitic capacitance (Cp) caused by thin panel thickness. The large Cp can be effectively compensated using an area-efficient current compensator and Current Conveyor (CC), while a display noise reduction scheme utilizing a noise-antenna (NA) electrode significantly improves the signal-to-noise ratio (SNR). Based on these achievements, it is expected that future TSP ROICs will be capable of stable operation with thinner and flexible Touch Screen Panels (TSPs).

• ETRI Journal
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• 제45권5호
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• pp.910-921
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• 2023

In this study, we designed a 6T-SRAM cell using 16-nm CMOS process and analyzed the performance in terms of read-speed latency. The temperaturedependent Cu and multilayered graphene nanoribbon (MLGNR)-based nanointerconnect materials is used throughout the circuit (primarily bit/bit-bars [red lines] and word lines [write lines]). Here, the read speed analysis is performed with four different chip operating temperatures (150K, 250K, 350K, and 450K) using both Cu and graphene nanoribbon (GNR) nano-interconnects with different interconnect lengths (from 10 ㎛ to 100 ㎛), for reading-0 and reading-1 operations. To execute the reading operation, the CMOS technology, that is, the16-nm PTM-HPC model, and the16-nm interconnect technology, that is, ITRS-13, are used in this application. The complete design is simulated using TSPICE simulation tools (by Mentor Graphics). The read speed latency increases rapidly as interconnect length increases for both Cu and GNR interconnects. However, the Cu interconnect has three to six times more latency than the GNR. In addition, we observe that the reading speed latency for the GNR interconnect is ~10.29 ns for wide temperature variations (150K to 450K), whereas the reading speed latency for the Cu interconnect varies between ~32 ns and 65 ns for the same temperature ranges. The above analysis is useful for the design of next generation, high-speed memories using different nano-interconnect materials.

• 전자공학회논문지CI
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• 제48권4호
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• pp.35-42
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• 2011

대규모 무선센서네트워크 시스템을 안정적으로 운영하기 위해서는 네트워크를 구성하는 각 링크의 링크 품질(link quality)을 기반으로 네트워크를 구성하는 것이 필요하다. 두 노드 사이의 링크 품질은 해당 링크를 포함하는 모든 경로의 품질에 영향을 준다. 따라서 데이터 전송을 위한 경로 수립 과정에서 링크의 품질을 정확히 파악하는 것이 매우 중요하다. 본 연구에서는 대규모 무선센서네트워크를 구성하고, 운영에 들어가기까지 필요한 시간 및 에너지 소비를 최소화하기 위하여 통신 칩에서 제공하는 LQI(Link Quality Indication)와 RSSI(Received Signal Strength Indication)를 동시에 활용하여 각 링크의 링크 품질을 평가할 수 있는 HLQM(Hybrid Link Quality Metric)을 제안한다. HLQM을 사용하여 링크 품질을 평가하면, 다수의 패킷 전송과정을 거친 후 얻어진 결과를 링크 품질 평가에 다시 이용하는 기존의 방법들이 가지는 네트워크를 구성하고 운영에 들어가기까지 많은 set-up time과 비용이 소요되는 문제점과 LQI 또는 RSSI를 각 각 사용하는 방법들이 가지는 문제점도 개선되어 보다 효율적으로 링크 품질을 평가할 수 있게 된다. 제안된 방법의 타당성과 효율성을 검정하기 위하여 실제 다수의 메시지 전송에서 얻어진 PDR과 비교하는 실험을 수행하였다. 실험의 결과에서 HLQM을 사용하면 다른 메트릭을 사용하여 얻어진 결과에 비해 정확도, 재현율 및 일치율이 상대적으로 우수하다는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.75-82
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• 2010

본 논문은 다중대역 송수신기 CMOS RFIC 단일 칩을 위한 광대역 델타시그마 분수분주형 주파수합성기에 관한 것이다. 광대역 VCO의 LC Tank에 6-bit Switched Capacitor Array Bank를 작용하여 2340~3940 MHz의 출력주파수 범위를 가지도록 하였으며, 위상동기 전 Capacitor Bank Code를 선택하기위한 VCO Frequency Calibration 회로는 전체 주파수대역에서 $2{\mu}s$이하로 보정을 마치는 뛰어난 성능을 보여준다. 광대역 VCO로부터 T-DMB/DAB/FM Radio의 LO 신호를 생성하기 위해 선택 가능한 다중분주비 ${\div}2$, ${\div}16$, ${\div}32$를 가지는 LO 신호 발생기는 L-Band (1173 ~ 1973 MHz), VHF-III (147 ~ 246 MHz), VFH-II (74~123 MHz)에서 I/Q신호를 생성한다. Integrated Phase Noise는 전체 대역에서 0.8 degree RMS 이하로 측정되어 매우 낮은 위상잡음을 보여주었다. 또한, VCO Frequency Calibration 시간을 포함하는 주파수합성기의 전체 동기시간은 $50{\mu}s$ 이하로 측정되었다. 이 광대역 델타시그마 분수분주형 주파수합성기는 $0.13{\mu}m$ CMOS공정으로 제작되었으며, 1.2 V 전원전압에서 15.8 mA의 전류를 소모한다.

• 전자공학회논문지
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• 제51권10호
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• pp.96-106
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• 2014

기존 학계의 FPGA 툴 연구는 단순한 가상 아키텍처 모델 가정에 의존해 왔다. 이러한 제약을 극복하기 위한 첫걸음으로 분석적 배치 및 배치 적법화의 기본 알고리즘들을 상용 FPGA의 아키텍처에 적용하는 실제 상황에서 발생되는 이슈들을 도출하여 대안을 제시한 후 그 효과를 평가하였다. 먼저, 코어 사용률이 낮은 FPGA에서 배치된 셀들의 무게 중심이 칩 중심에서 벗어나는 현상이 발생할 수 있는데 이 변위를 최소화하는 함수를 분석적 배치의 목적 함수에 추가하였다. 또한 배치 밀도 평가의 정확도를 높이기 위해 셀 종류별로 별도의 밀도 행렬을 사용하는 다층 분석, 그리고 자원이 매우 한정된 블록의 조기 고정 방안을 제안하였다. 그밖에, 슬라이스 내에서 두 개의 플립플롭이 제어 핀들을 공유하기 때문에 발생하는 호환성 문제를 개선하기 위한 플립플롭 사전 패킹도 제안하였다. 제안된 기법은 상용 FPGA 아키텍처를 정확하게 모델링하고 수정 개선할 수 있는 K-FPGA 패브릭 평가 툴킷을 근간으로 구현되었으며 12개의 실용 예제에 적용하여 기존 방식에 비해 평균적으로 배선길이 22%, 슬라이스 사용량 5%를 감축하는 효과를 확인하였다. 본 연구는 신규 FPGA 아키텍처 개발을 위한 최적화 CAD 툴 개발 연구의 기초가 될 것으로 기대한다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.71-81
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• 2008

본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼트(segment) 기반의 고성능의 양방향 다중처리 버스 구조(bi-direction multitasking bus architecture)이다. 또한, 시스템의 태스크(task) 분석에 의해서, 버스는 버스 동작 주파수의 배수 값을 갖는 주파수 사이에서 각각의 IP에 최적화된 동작 주파수를 선택하기 때문에 전체 전력 소모를 줄일 수 있다. 서로 다른 동작 주파수를 입력받은 IP들 간의 효율적인 데이터 통신을 위하여, 본 구조에서는 비동기 양방향 FIFO를 기반으로 하는 비동기 Wrapper 설계하였다. 또한, 버스 세그먼트의 추가만으로 시스템의 쉬운 확장이 가능하기 때문에, 제안된 구조는 IP 재사용 및 구조적 변경이 용이한 장점을 갖는다. 제안된 버스의 검증을 위해 4-마스터/4-슬레이브를 가지는 4-세그먼트의 버스와 비동기 Wrapper를 Verilog HDL을 이용하여 구현하였다. 버스의 다중처리동작 검증은 버스와 IP의 동작 주파수 비가 1:1, 1:2, 1:4, 1:8인 경우를 기준으로 시뮬레이션을 통해 마스터 IP에서 슬레이브 IP 사이의 데이터 읽기 및 쓰기 전송 동작을 확인하였다. 데이터 전송은 Advanced Microcontroller Bus Architecture(AMBA)과 호환 가능한 16 Burst Increment 모드로 하였다. 제한된 GALDS 버스의 최대 동작 지연시간은 쓰기 동작 시 22 클럭, 읽기 동작 시 44 클럭으로 확인되었다.