• 제목/요약/키워드: Moore's law

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Wafer Hybrid Bonding 정밀 정렬을 위한 θz 스테이지 설계 및 제어평가 (θz Stage Design and Control Evaluation for Wafer Hybrid Bonding Precision Alignment)

  • 문제욱;김태호;정용진;이학준
    • 반도체디스플레이기술학회지
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    • 제20권4호
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    • pp.119-124
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    • 2021
  • In a situation where Moore's law, which states that the performance of semiconductor integrated circuits doubles every two years, is showing a limit from a certain point, and it is difficult to increase the performance due to the limitations of exposure technology.In this study, a wafer hybrid method that can increase the degree of integration Various research on bonding technology is currently in progress. In this study, in order to achieve rotational precision between wafers in wafer hybrid bonding technology, modeling of θz alignment stage and VCM actuator modeling used for rotational alignment, magnetic field analysis and desgin, control, and evaluation are performed. The system of this study was controlled by VCM actuator, capactive sensor, and dspace, and the working range was ±7200 arcsec, and the in-position and resoultion were ±0.01 arcsec. The results of this study confirmed that safety and precise control are possible, and it is expected to be applied to the process to increase the integration.

Optimal pressure and temperature for Cu-Cu direct bonding in three-dimensional packaging of stacked integrated circuits

  • Seunghyun Yum;June Won Hyun
    • 한국표면공학회지
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    • 제56권3호
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    • pp.180-184
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    • 2023
  • Scholars have proposed wafer-level bonding and three-dimensional (3D) stacked integrated circuit (IC) and have investigated Cu-Cu bonding to overcome the limitation of Moore's law. However, information about quantitative Cu-Cu direct-bonding conditions, such as temperature, pressure, and interfacial adhesion energy, is scant. This study determines the optimal temperature and pressure for Cu-Cu bonding by varying the bonding temperature to 100, 150, 200, 250, and 350 ℃ and pressure to 2,303 and 3,087 N/cm2. Various conditions and methods for surface treatment were performed to prevent oxidation of the surface of the sample and remove organic compounds in Cu direct bonding as variables of temperature and pressure. EDX experiments were conducted to confirm chemical information on the bonding characteristics between the substrate and Cu to confirm the bonding mechanism between the substrate and Cu. In addition, after the combination with the change of temperature and pressure variables, UTM measurement was performed to investigate the bond force between the substrate and Cu, and it was confirmed that the bond force increased proportionally as the temperature and pressure increased.

가변 Threshold를 이용한 Wafer Align Mark 중점 검출 정밀도 향상 연구 (A Study on Improving the Accuracy of Wafer Align Mark Center Detection Using Variable Thresholds)

  • 김현규;이학준;박재현
    • 반도체디스플레이기술학회지
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    • 제22권4호
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    • pp.108-112
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    • 2023
  • Precision manufacturing technology is rapidly developing due to the extreme miniaturization of semiconductor processes to comply with Moore's Law. Accurate and precise alignment, which is one of the key elements of the semiconductor pre-process and post-process, is very important in the semiconductor process. The center detection of wafer align marks plays a key role in improving yield by reducing defects and research on accurate detection methods for this is necessary. Methods for accurate alignment using traditional image sensors can cause problems due to changes in image brightness and noise. To solve this problem, engineers must go directly into the line and perform maintenance work. This paper emphasizes that the development of AI technology can provide innovative solutions in the semiconductor process as high-resolution image and image processing technology also develops. This study proposes a new wafer center detection method through variable thresholding. And this study introduces a method for detecting the center that is less sensitive to the brightness of LEDs by utilizing a high-performance object detection model such as YOLOv8 without relying on existing algorithms. Through this, we aim to enable precise wafer focus detection using artificial intelligence.

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Co(EtCp)2프리커서를 사용한 Co 박막의 선택적 원자층 증착 (Selective Atomic Layer Deposition of Co Thin Films Using Co(EtCp)2 Precursor)

  • 김수정;김용태;허재영
    • 한국재료학회지
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    • 제34권3호
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    • pp.163-169
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    • 2024
  • As the limitations of Moore's Law become evident, there has been growing interest in advanced packaging technologies. Among various 3D packaging techniques, Cu-SiO2 hybrid bonding has gained attention in heterogeneous devices. However, certain issues, such as its high-temperature processing conditions and copper oxidation, can affect electrical properties and mechanical reliability. Therefore, we studied depositing only a heterometal on top of the Cu in Cu-SiO2 composite substrates to prevent copper surface oxidation and to lower bonding process temperature. The heterometal needs to be deposited as an ultra-thin layer of less than 10 nm, for copper diffusion. We established the process conditions for depositing a Co film using a Co(EtCp)2 precursor and utilizing plasma-enhanced atomic layer deposition (PEALD), which allows for precise atomic level thickness control. In addition, we attempted to use a growth inhibitor by growing a self-assembled monolayer (SAM) material, octadecyltrichlorosilane (ODTS), on a SiO2 substrate to selectively suppress the growth of Co film. We compared the growth behavior of the Co film under various PEALD process conditions and examined their selectivity based on the ODTS growth time.

슈퍼 칩 구현을 위한 헤테로집적화 기술 (Ultimate Heterogeneous Integration Technology for Super-Chip)

  • 이강욱
    • 마이크로전자및패키징학회지
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    • 제17권4호
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    • pp.1-9
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    • 2010
  • 삼차원 집적화기술의 현황과 과제 및 향후에 요구되어질 새로운 삼차원 집적화기술의 필요성에 대해 논의를 하였다. Super-chip 기술이라 불리우는 자기조직화 웨이퍼집적화 기술 및 삼차원 헤테로집적화 기술에 대해 소개를 하였다. 액체의 표면장력을 이용하여지지 기반위에 다수의 KGD를 일괄 실장하는 새로운 집적화 기술을 적용하여, KGD만으로 구성된 자기조직화 웨이퍼를 다층으로 적층함으로써 크기가 다른 칩들을 적층하는 것에 성공을 하였다. 또한 삼차원 헤테로집적화 기술을 이용하여 CMOS LSI, MEMS 센서들의 전기소자들과 PD, VC-SEL등의 광학소자 및 micro-fluidic 등의 이종소자들을 삼차원으로 집적하여 시스템화하는데 성공하였다. 이러한 기술은 향후 TSV의 실용화 및 궁극의 3-D IC인 super-chip을 구현하는데 필요한 핵심기술이다.

스마트폰의 블루투스 통신을 이용한 다중 오브젝트 제어방법 및 장치에 관한 융합연구 (A Study on Multi-Object Control Method Using Smartphone Bluetooth Communication and the Methodologies of Convergence Research)

  • 강희라
    • 디지털융복합연구
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    • 제13권7호
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    • pp.341-347
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    • 2015
  • 애플사의 아이폰 탄생과 함께한 스마트폰의 발전 속도는 매우 짧은 주기로 새로운 기술과 개념을 쏟아내고 있다. 이러한 기술의 발전 속도는 '무어의 법칙'과 같이 점점 빨라지고 있으며, 스마트폰 역시 인간생활의 많은 부분을 빠르게 변화 시키고 있다. 특히 스마트폰을 이용한 오브젝트 제어 기술은 로봇, 홈오토매이션, 스마트오브젝트 등 많은 분야에서 활용되고 있다. 하지만, 현재 스마트폰의 오브젝트 제어 기술에는 다중제어의 한계성을 가지고 있다. 본 연구는 스마트폰을 이용한 다중오브젝트 제어를 위해 블루투스모듈과 지그비모듈의 혼합 이용을 제안하며 그것을 위해 필요한 어플리케이션의 디자인 요소와 지그비 통신을 위한 방법을 제시한다. 이를 통해 현재 스마트폰에 내장된 무선통신기술중 하나인 블루트스모듈을 이용해 다중 오브젝트제어를 가능하게 한다. 이는 스마트오브젝트 시대에 스마트폰을 활용할 수 있는 새로운 방법의 제안으로 디자인 영역확장의 시도라 할 수 있을 것이다.

국제 협업 연구를 위한 글로리아드(GLORIAD) 활용 (Global Collaborative Activities on GLORIAD)

  • 이민선;오충식;이형진;유진승;장행진
    • 한국콘텐츠학회:학술대회논문집
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    • 한국콘텐츠학회 2007년도 추계 종합학술대회 논문집
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    • pp.586-588
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    • 2007
  • 마이크로 칩의 저장능력은 매18개월마다 두 배로 늘어나고, 네트워크 속도 역시 매 9개월마다 두 배로 빨라진다고 하는 보고는 대용량의 데이터와 초고속네트워크를 필요로 하는 응용 연구자들에게 있어 네트워크는 더 이상의 장애물이 아니며 동시에 이러한 응용연구자들의 연구가 네트워크속도의 발전을 더욱 가속화 시킨다고 할 수 있다. 지난 2005년, 한국은 대전-시애틀과 대전-홍콩을 10기가 급의 광 네트워킹으로 연결하는 글로벌 과학기술 협업연구망(GLORIAD)이 개통되면서 대용량의 데이터를 다루는 국내 응용연구자들이 네트워크 속도에 제한받지 않고 다양한 국제 협업연구에 참여할 수 있게 되었다. 본 논문에서는 글로리아드 망을 통해 진행되고 있는 국제 협업연구를 소개하고 특히 지난 슈퍼컴퓨팅 컨퍼런스(SC06) 기간 중에 진행된 VMT시연을 비롯하여, 고에너지물리 시연, 천문데이터전송 및 KISTI와 광주과학 기술원이 공동으로 개발한 저비용 고화질 비디오 재생시연 등을 소개한다.

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3-D Hetero-Integration Technologies for Multifunctional Convergence Systems

  • 이강욱
    • 마이크로전자및패키징학회지
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    • 제22권2호
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    • pp.11-19
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    • 2015
  • Since CMOS device scaling has stalled, three-dimensional (3-D) integration allows extending Moore's law to ever high density, higher functionality, higher performance, and more diversed materials and devices to be integrated with lower cost. 3-D integration has many benefits such as increased multi-functionality, increased performance, increased data bandwidth, reduced power, small form factor, reduced packaging volume, because it vertically stacks multiple materials, technologies, and functional components such as processor, memory, sensors, logic, analog, and power ICs into one stacked chip. Anticipated applications start with memory, handheld devices, and high-performance computers and especially extend to multifunctional convengence systems such as cloud networking for internet of things, exascale computing for big data server, electrical vehicle system for future automotive, radioactivity safety system, energy harvesting system and, wireless implantable medical system by flexible heterogeneous integrations involving CMOS, MEMS, sensors and photonic circuits. However, heterogeneous integration of different functional devices has many technical challenges owing to various types of size, thickness, and substrate of different functional devices, because they were fabricated by different technologies. This paper describes new 3-D heterogeneous integration technologies of chip self-assembling stacking and 3-D heterogeneous opto-electronics integration, backside TSV fabrication developed by Tohoku University for multifunctional convergence systems. The paper introduce a high speed sensing, highly parallel processing image sensor system comprising a 3-D stacked image sensor with extremely fast signal sensing and processing speed and a 3-D stacked microprocessor with a self-test and self-repair function for autonomous driving assist fabricated by 3-D heterogeneous integration technologies.

Field Programmable Stateful Logic Array 패브릭 매핑 및 배치 (Fabric Mapping and Placement of Field Programmable Stateful Logic Array)

  • 김교선
    • 전자공학회논문지
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    • 제49권12호
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    • pp.209-218
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    • 2012
  • 최근 무어의 법칙을 연장시킬 시스템 집적 기술로서 Field Programmable Stateful Logic Array (FPSLA)가 제안되었다. 본 논문은 FPSLA의 설계 자동화 절차를 확립하고 논리 합성, 동기화, 물리적 매핑, 자동 배치 등의 접근 방법을 최초로 제시한다. 특히, 동기화를 통해 배치를 1차원 문제로 축소한 후 비선형 최적화 기법을 개량한 개략 배치 모델 및 하향식 계층적 2분법을 이용한 배치 적법화 알고리즘을 제안하였다. 또한, 제안된 모델 및 알고리즘을 소프트웨어로 구현하여 ACM/SIGDA 벤치 마크 예제에 적용함으로써 그 유효성을 입증하였다. 이 소프트웨어에는 Fanout 수만큼 출력 상태를 같은 단의 멤리스터성 스위치에 복사해야 하는 FPSLA의 특성을 고려하여 최적화 단계 별로 넷을 하이퍼에지로 통합했다가 다시 에지로 분리하는 기법이 제안되었으며 약 18.4%의 추가적 최적화를 이룩했다. FPSLA의 출력 상태 복사는 논리 단 일부에 셀 밀도가 집중되는 문제를 노출했으며 단위 논리 게이트의 Fanin을 제한하는 기법으로 18.5% 감소 효과를 얻었다. FPSLA의 실용성 확보를 위해서는 우선 논리 합성 시 Fanin의 수가 일부 단에 집중되지 않도록 제약하는 방안을 개발하여야 한다. 또한, FPSLA 패브릭 구조를 이식하기 위해 대칭성이 감소된 나노와이어 크로스바가 형성하는 복잡한 그래프 상에서 수행되어야 하는 자동 배선의 효율성 연구도 필요하다. 이러한 툴 개발은 설계 자동화 자체뿐만 아니라 FPSLA의 패브릭 구조 개선에 필요한 실험에 유용한 평가 도구로서도 큰 역할을 할 것이다.