• 한국통신학회논문지
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• 제21권11호
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• pp.2850-2861
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• 1996

This paper describes the design of AATM switch LIS of shared buffer type with linked-list architecture to control memory access. The proposed switch LSI consists of the buffer memory, controller and FIFO memory blocks and two special circuits to avoid the cell blocking. One of the special circuit is a new address control scheme with linked-list architecture which maintains the address of buffer memory serially ordered from write address to read address. All of the address is linked as chain is operated like a FIFO. The other is slip-flag register it will be hold the address chain when readaddress missed the reading of data. The circuits control the buffer memory efficiently and reduce the cell loss rate. As a result the designed chip operates at 33ns and occupied on 2.7*2.8mm$^{2}$ using 0.8.mu.m CMOS technology.

• IEIE Transactions on Smart Processing and Computing
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• 제5권5호
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• pp.337-345
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• 2016

Recently, as the number of cores in computer systems has increased, the need for larger memory capacity has also increased. Unfortunately, dynamic random access memory (DRAM), popularly used as main memory for decades, now faces a scalability limitation. Phase change memory (PCM) is considered one of the strong alternatives to DRAM due to its advantages, such as high scalability, non-volatility, low idle power, and so on. However, since PCM suffers from short write endurance, direct use of PCM in main memory incurs a significant problem due to its short lifetime. To solve the lifetime limitation, many studies have focused on reducing the number of bit flips per write request. In this paper, we describe the PCM operating principles in detail and explore various bit flip reduction schemes. Also, we compare their performance in terms of bit reduction rate and lifetime improvement.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제2권11호
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• pp.461-470
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• 2013

본 논문은 정밀한 메모리 워크로드 분석을 위해 리눅스 기반의 커널 수준에서 프로세스의 메모리 관리 구조체에 직접 접근하는 방법을 이용하여 고속으로 커널 데이터를 수집하는 기법을 제안한다. 기존의 분석기들은 데이터 수집 속도가 느리고 제공되는 데이터의 제한으로 인하여 확장성이 부족하다. 제안 기법은 메모리 관리 구조체 내의 프로세스 메모리정보, 페이지 테이블, 페이지 구조체를 직접 수집하는 방법을 이용하여 기존의 기법 보다 빠르게 커널 데이터를 수집하며, 사용자가 원하는 데이터를 선택하여 수집할 수 있다. 제안 기법을 통해 실제 실행 중인 프로세스의 메모리 관리 데이터를 수집하고 메모리 워크로드에 대한 분석을 수행하였다.

• 한국자기학회:학술대회 개요집
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• 한국자기학회 2003년도 somma/kms meeting
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• pp.49-49
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• 2003

• 한국자기학회:학술대회 개요집
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• 한국자기학회 2007년도 The 1st International Symposium on Advanced Magnetic Materials
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• pp.136.1-136.1
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• 2007

• 전자공학회지
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• 제28권1호
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• pp.60-65
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• 2001

• 세라미스트
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• 제4권2호
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• pp.79-89
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• 2001

• E2M - 전기 전자와 첨단 소재
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• 제13권11호
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• pp.12-21
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• 2000

• 한국멀티미디어학회논문지
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• 제11권3호
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• pp.404-413
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• 2008

유비쿼터스 사회화에 따른 개인의 정보를 보호하기 위한 방안들이 많이 제시되고 있다. 이런 방안의 한 분야로 CPU와 메모리를 가진 스마트카드가 널리 사용되고 있으며, 스마트카드 중에서도 다양한 응용 프로그램을 사용 가능하게 하는 자바카드의 사용이 확대되고 있다. 자바카드 파일 시스템의 표준은 따로 정의되어 있지 않지만, 일반적으로 스마트카드 파일 시스템 표준을 따른다. 하지만 스마트카드 파일 시스템 표준을 따름에 있어서 자바카드 가상기계의 특성상 데이터 및 코드의 중복사용으로 메모리 공간의 비효율적인 사용과 처리 속도가 늦어지는 단점을 가지고 있다. 따라서 본 논문에서는 자바카드의 이러한 단점을 해결하기 위해 File Cache 기법과 Direct Access 기법을 제안하여 최소한으로 코드 수를 줄여 메모리 공간의 효율적인 사용과 처리 속도를 개선한다.

• 한국정보과학회논문지:시스템및이론
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• 제27권4호
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• pp.394-400
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• 2000

동기화는 병렬 프로그램의 수행이 정확하게 이루어지도록 하기 위해 공유 데이타나 프로그램상의 임계구간(critical section)에 대해 배타적인 수행을 보장하는 것을 목적으로 한다. 배타적인 프로그램의 수행은 병렬 프로그램의 병렬성을 제한하므로 효율적인 동기화는 높은 성능의 병렬 프로그램 수행을 위해 반드시 필요하다. 이런 필요에 의해 응용 프로그램이나 시스템의 특성을 이용하여 동기화의 성능을 높이는 기법들이 고안되었다. 본 논문에서는 모의실험을 통해 캐시에 기반을 둔 NUMA(Non-Uniform Memory Access) 시스템에서 나타나는 기존 동기화의 비효율성을 분석하여 제시하고, 이 비효율성을 제거할 수 있는 Freeze&Melt 동기화 기법과의 성능을 비교한다. 제시된 결과를 통해 Test-and-Test&Set 동기화는 동기화 과정에서 발생하는 방송(broadcast) 작업에 의해 비효율이 발생하고, QOLB(Queue-On-Lock-Bit) 동기화는 공유 데이타나 임계구간을 수행할 프로세서의 순서가 미리 정해져 있다는 점에 의해 비효율이 발생함을 확인할 수 있다. 이와 같은 단점들을 극복하고자 제안된 Freeze&Melt 동기화를 이용하여 임계구간을 수행하기까지 대기하는 시간과 임계구간을 수행하는 시간을 줄이고, 클러스터간의 통신량(traffic)을 감소시킴으로써 성능의 향상을 이룰 수 있다.