• 한국정보처리학회논문지
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• 제7권7호
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• pp.2204-2218
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• 2000

This paper proposes a dynamic storage allocation algorithm, QHF(quick-half-fit) for real-time systems. The proposed algorithm manages a free block list per each worked size for memory requests of small size, and a free block list per each power of 2 size for memory requests of large size. This algorithms uses the exact-fit policy for small sie requests and provides high memory utilization. The proposed algorithm also has the time complexity O(I) and enables us to easily estimate the worst case execution time (WCET). In order to confirm efficiency of the proposed algorithm, we compare he memory utilization of proposed algorithm with that of half-fit and binary buddy system that have also time complexity O(I). The simulation result shows that the proposed algorithm guarantees the constant WCET regardless of the system memory size and provides lower fragmentation ratio and allocation failure ratio thant other two algorithms.

• 한국게임학회 논문지
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• 제14권6호
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• pp.59-68
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• 2014

초고해상도 UHD($096{\times}2160$) 게임 영상의 메모리 대역폭 요구량은 기하급수적으로 늘어난다. 본 논문에서는 화질 저하 없이 메모리 대역폭 문제를 해결하기 위하여 CUDA 환경에서 비트 병렬 파이프라인을 지원하는 논문 [4]의 DDPCM-GR 압축 알고리즘을 변형한 DPCM-GR 방식을 적용한 무손실 압축을 구현하였다. CUDA 공유메모리 사용을 통한 효율성을 증대하였으며, paged-locked 호스트 메모리 비동기 전송을 통한 커널과 데이터 전송 중첩의 다양한 구성을 구현하였다. 실험을 통하여 CPU 방식에 비하여 최대 31.3배 속도 향상을 이루었으며, 비동기 전송 구성의 변화를 통하여 최대 30.3% 수행 시간이 감소하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.240-240
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• 2010

A multiple alloy metal nano-dots memory using FN tunneling was investigated in order to confirm its structural possibility for future flash memory. In this work, a multiple FePt nano-dots device with a high work function (~5.2 eV) and extremely high dot density (${\sim}\;1.2{\times}10^{13}/cm^2$) was fabricated. Its structural effect for multiple layers was evaluated and compared to one with a single layer in terms of the cell characteristics and reliability. We confirm that MOS capacitor structures with 2-4 multiple FePt nano-dot layers provide a larger threshold voltage window and better retention characteristics. Furthermore, it was also revealed that several process parameters for block oxide and inter-tunnel oxide between the nano-dot layers are very important to improve the efficiency of electron injection into multiple nano-dots. From these results, it is expected that a multiple FePt nano-dots memory using Fowler-Nordheim (FN)-tunneling could be a candidate structure for future flash memory.

• 문화기술의 융합
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• 제7권1호
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• pp.615-619
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• 2021

이 연구는 사물인터넷, 클라우드 컴퓨팅 그리고 에지 컴퓨팅 등 많은 임베디드 시스템에서 성능 및 에너지 효율을 높이고자 최적화하는 메모리 시스템에 초점을 맞추어 그 성능 개선 기법을 제안한다. 제안하는 기법은 최근 많이 이용되고 있는 머신 러닝 알고리즘을 기반으로 메모리 시스템 성능을 도모한다. 머신 러닝 기법은 학습을 통하여 다양한 응용에 사용될 수 있는데, 메모리 시스템 성능 개선에서 사용되는 데이터의 분류 태스크에 적용될 수 있다. 정확도 높은 머신 러닝 기법 기반 데이터 분류는 데이터의 사용 패턴에 따라 데이터를 적절하게 배치할 수 있게 하여 전체 시스템 성능 개선을 도모할 수 있게 한다.

• 한국전기전자재료학회논문지
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• 제36권1호
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• pp.23-28
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• 2023

This paper demonstrates a novel NAND flash memory structure and annealing configuration including through-silicon via (TSV) inside the silicon substrate to improve annealing efficiency using an electro-thermal annealing (ETA) technique. Compared with the conventional ETA which utilizes WL-to-WL current flow, the proposed annealing method has a higher annealing temperature as well as more uniform heat distribution, because of thermal isolation on the silicon substrate. In addition, it was found that the annealing temperature is related to the electrical and thermal conductivity of the TSV materials. As a result, it is possible to improve the reliability of NAND flash memory. All the results are discussed based on 3-dimensional (3-D) simulations with the aid of the COMSOL simulator.

• 감성과학
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• 제14권1호
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• pp.117-126
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• 2011

이 연구는 감성의류용 형상기억 메모리직물의 제조 방법과 물성을 조사하기 위해 저온열처리와 정장열처리 가연법을 폴리프로필렌 POY와 SDY에 각각 적용하고 이들 사를 사용하여 PP형상기억메모리 직물을 air-jet직기에서 제조하였다. 물성비교를 위해서 PET와 PTT형상기억메모리 직물도 같이 제직하여 4가지 형상기억 메모리 직물시료를 만들고 이들의 여러 가지 물성을 측정 비료분석하여 다음과 같은 결론을 얻었다. PP형상기억 메모리 직물에 사용하기 위해 저온가연법과 정장열처리법에 의해 만든 PP가연사의 물성은 절단강 신도가제직성에 문제가 없는 값을 가졌으며 특히 열수축율이 습열은 1.5% 이하 건열은 3~5% 범위를 가짐으로써 PTT의 5~8%의 높은 열수축율에 비해 열적 안정성을 가졌다. PP형상기억 메모리 소재의 변형된 형태를 유지하는 소성적 성능 특성 평가법인 Toray 방추성 평가는 PP소재가 PTT와 같은 5급을 나타냄으로써 우수한 변형 유지특성을 보였다. 또한 PP형상기억 메모리소재의 보온성은 PTT소재보다 약 56% 향상된 결과를 보였으며 스프레이법에 의한 발수성은 PTT소재에 발수처리한 소재와 동일하게 5급의 우수한 발수성을 보였다. 그리고 PP형상기억 메모리소재의 형상기억 특성을 평가 할 목적으로 3D 이미지 방법과 카메라 측정결과 PTT소재와 비슷한 형상기억 특성을 보임을 확인 할 수 있었다.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1081-1090
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• 2013

본 논문에서는 C-대역에서 입출력 정합 회로가 패키지에 내장된 10 W급 내부 정합 증폭기 설계 및 제작을 하였다. 전력증폭기 설계에 사용한 트랜지스터로 GaAs pHEMT bare-chip을 사용하였다. 트랜지스터 패드 위치와 커패시터 크기를 고려한 와이어 본딩 해석으로 정확도 높은 설계를 하였다. 패키지와 정합 회로를 함께 EM simulation하여 패키지가 정합 회로에 미치는 영향을 해석하였다. 2-tone 측정 시 memory effect로 인해 발생되는 IMD3의 비대칭성을 줄이기 위한 memory effect 감쇄 바이어스 회로를 제안 및 설계하였다. 측정 결과, 7.1~7.8 GHz 대역에서 $P_{1dB}$는 39.8~40.4 dBm, 전력 이득은 9.7~10.4 dB, 효율은 33.4~38.0 %을 얻었고, 제안된 memory effect 감쇄 바이어스 회로로 IMD3(Upper)와 IMD3(Lower)차는 0.76 dB 이하를 얻었다.

• 대한전자공학회논문지TC
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• 제44권4호
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• pp.65-71
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• 2007

Doherty 전력증폭기는 일반전력증폭기보다 효율은 뛰어나지만 많은 왜곡성분이 발생한다. 이러한 왜곡성분은 일반적인 진폭왜곡과 위상왜곡, 그리고 메모리 효과에 의한 왜곡성분으로 구분할 수 있다. 본 논문에서는 전기적인 비선형성을 정확히 모델링하고 열 메모리 효과가 Doherty 증폭기에 미치는 영향을 연구함으로써, 전치왜곡기에 적용할 수 있는 열 메모리 효과 보상기를 제안하였다. Doherty 증폭기의 열 메모리 특성을 모델링하기 위하여 순시적으로 소모되는 전력과 순시 접합온도의 정확한 관계식을 정립하여 제안하였다. 제안된 모델의 파라미터는 전치왜곡기를 사용한 Doherty 증폭기의 열 메모리효과를 효율적으로 억제한다. 이러한 열 메모리 보상기를 가진 전치왜곡기는 선형화된 전력증폭기의 출력스펙트럼에서 약 22 dB정도의 ACLR 개선효과를 보인다. 측정결과는 50W급 LDMOS Doherty 전력증폭기로 측정하였으며, 열 메모리 보상기를 가진 전치왜곡기는 ADS로 검증하였다.

• 정보보호학회논문지
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• 제26권6호
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• pp.1353-1360
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• 2016

본 논문에서는 블록암호를 기반으로 하는 대표적인 이중블록길이 해쉬함수 Abreast-DM, HIROSE, MDC-2, MJH, MJH-Double에 미연방표준암호 AES와 국내경량암호 LEA를 삽입하였을 때, 각각에 대한 효율성을 비교 분석하였다. AES는 공개된 최적화 소스코드를, LEA는 자체 구현한 소스코드를 이용하였다. 그 결과, 일반적으로 LEA 기반 해쉬함수가 AES 기반 해쉬함수보다 더 효율적이었다. 속도 면에서, Abreast-DM을 제외한 모든 해쉬함수에서 LEA가 AES보다 6%~19% 정도 더 빨랐다. 메모리 면에서도 AES의 고속구현 테이블로 인해 LEA가 20~30배의 효율성을 가졌다.

• 한국측량학회지
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• 제31권1호
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• pp.41-48
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• 2013

본 연구는 대용량 3차원 포인트 클라우드의 탐색을 위한 메모리 효율적인 옥트리를 설계하는 것을 목표로 한다. 이를 위하여 C++ 언어로 구현된 옥트리 노드의 구성요소 중 최소 경계 입방체 좌표 정보 등을 위한 변수를 제거하는 대신, 부모 노드에서 자식 노드 접근시 최소 경계 입방체 좌표를 계산하여 전달하였다. 아울러 자식 노드 등의 생성시마다 new 연산자를 사용하는 대신, 수도 트리와 정식 트리를 생성하는 이중적인 과정을 통해 노드 등을 배열로 미리 선언함으로서 메모리 효율성을 더욱 개선하였다. 1800만개 이상의 포인트로 구성된 실제 포인트 클라우드를 대상으로 트리를 구성하고 인접 포인트를 탐색하는 실험을 수행하였다. 최소 경계 입방체 좌표 정보를 노드에 저장하는 경우와 비교한 결과 메모리 사용량과 탐색 속도의 트레이드오프가 존재하지만 제안한 방식이 비교군보다 메모리 효율적이어서 대용량 포인트 클라우드에 적용할 수 있는 대안임을 확인할 수 있었다.