• The Proceedings of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.26 no.3
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• pp.3-9
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• 2012

• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.3
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• pp.397-409
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• 1993

This paper proposed the design methodology of the 8 bit binary parallel adder with carry book-ahead scheme via current-mode CMOS multivalued logic and simulated the proposed adder under $5{\mu}m$ standard IC process technology. The threshold conditions of $G_K$ and $P_K$ which are needed for m-valued parallel adder with CLA are evaluated and adopted for quaternary logic. The design of quaternary CMOS logic circuits, encoder, decoder, mod-4 adder, $G_K$ and $P_K$ detecting circuit and current-voltage converter is proposed and is simulated to prove the operations. These circuits are necessary for binary arithmetic using multivalued logic. By comparing with the conventional binary adder and the CCD-MVL adder, We show that the proposed adder cab be designed one look-ahead carry generator with 1-level structure under standard CMOS technology and confirm the usefulness of the proposed adder.

• Transactions on Electrical and Electronic Materials
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• v.17 no.6
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• pp.317-328
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• 2016

Over the past few decades, CMOS current comparators have been used in a wide range of applications, including analogue circuits, MVL (multiple-valued logic) circuits, and various electronic products. A current comparator is generally used in an ADC (analog-to-digital) converter of sensors and similar devices, and several techniques and approaches have been implemented to design the current comparator to improve performance. To this end, this paper presents a bibliographical survey of recently-published research on different current comparator topologies for low-power and high-speed applications. Moreover, several aspects of the CMOS current comparator are discussed regarding the design implementation, parameters, and performance comparison in terms of the power dissipation and operational speed. This review will serve as a comparative study and reference for researchers working on CMOS current comparators in low-power and high-speed applications.

• Journal of the Institute of Convergence Signal Processing
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• v.6 no.3
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• pp.134-142
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• 2005

The implementation of Multiple-Valued Logic(MVL) based on Current-Mode CMOS Logic(CMCL) circuits has recently been achieved. In this paper, four-valued Unary Multiple-Valued logic functions are synthesized using current-mode CMOS logic circuits. We properly make use of the fact that the CMCL addition of logic values represented using discrete current values can be performed at no cost and that negative logic values are readily available via reversing the direction of current flow. A synthesis process for CMCL circuits is based upon a logically complete set of basic elements. Proposed algorithm results in less expensive realization than those achieved using existing techniques in terms of the number of transistors needed. As an alternative to the cost-table techniques Universal Unary Programmable Circuit (UUPC) for a unary function is also proposed.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2007.04a
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• pp.197-200
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• 2007

상품 판매장에서 많은 상품을 판매하기 위해서는 매장 내에서 구매자 행동과 상품 배치 등 매상에 영향을 미치는 다양한 요인을 파악할 필요가 있다. 또한 모바일 커머스 어플리케이션에서 각 구매자들이 구입할 상품을 효과적으로 찾을 수 있는 추천상품 서비스의 필요성도 점차 증가하고 있다. 본 논문에서는 다치 오토마타를 이용하여 매장 내에서 구매자 행동과 상품 배치 등을 파악함과 동시에 각 구매자들이 구입할 상품을 상황의 변화에 따라 효과적으로 추천할 수 있도록 지원하는 상황인식 기반 모바일 구매 서비스 모델을 제안한다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2002.05a
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• pp.241-244
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• 2002

본 논문은 다치(MVL : Multiple Valued Logic) 신경망의 BP 알고리즘을 이용하여 패턴 인식에 응용하는 방법을 제안한다. 패턴처리에 필요한 원 패턴에 대한 물체 농도의 특징을 추출하고, 물체 농도의 특징을 다치로 사상시킨다. 또한 다치 신경망을 이용하여 원 패턴을 학습을 시킨 다음, 노이즈 패턴을 제거하여 원 패턴에 근접한 패턴을 인식하게 되므로, 패턴에 필요한 시간 및 기억 공간을 최소화할 수 있다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.550-553
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• 1998

본 논문에서는 노드들간의 입출력 관계가 트리형태로 주어진 경우에 이 관계를 수식으로 해석하여 최소화시키고 이를 회로로 구현하는 새로운 알고리즘을 제안한다. nakagima 등에 의해 제안된 알고리듬은 트리의 특성을 갖는 노드들의 관계를 2치논리에 근거하여 회로로 구현하였으나, 이러한 기법은 일반적인 형태로 주어진 트리구조에 대한 해석이 충분치 못하므로, 일반화된 회로의 구성에 많은 제약을 가지고 있다. 이러한 문제점에 대하여 본 논문에서는 트리구조를 갖는 노즈들의 전체적인 입출력관계를 수식으로 정리하여 최소화된 회로설계 알고리즘을 제안하고 예를 들어 이를 검증한다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 1997.10a
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• pp.275-279
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• 1997

최근 인공지능연구에서는 기호즈의와 커넥션니즘이 독립적으로 연구되어 왔으나 차츰 융합의 필요성이 절실히 요구되고 있다. 본 연구에서는 먼저 기호주의의 일부분인 고전논리를 확장한 다치논리와 커넥션니즘의 기본부분인 신경회로망을 융합한 다치신경망을 구성하고, BP에 기반을 둔 학습 MVL 네트워크를 이용하여 해석한다. 본 논문에서는 이러한 구성 및 해석방법을 확장하여 비고전적인 다치신경회로망을 구성하는 방법을 제안한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.3 s.333
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• pp.43-50
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• 2005

In this paper, quaternary logic gates using Down literal circuit(DLC) has been designed, and then synchronous Quaternary un/down counter using those gates has been proposed The proposed counter consists of T-type quaternary flip flop and 1-of-2 threshold-t MUX, and T-type quaternary flip flop consists of D-type quaternary flip flop and quaternary logic gates(modulo-4 addition gates, Quaternary inverter, identity cell, 1-of-4 MUX). The simulation result of this counter show delay time of 10[ns] and power consumption of 8.48[mW]. Also, assigning the designed counter to MVL(Multiple-valued Logic) circuit, it has advantages of the reduced interconnection and chip area as well as easy expansion of digit.

• Proceedings of the Korea Society for Industrial Systems Conference
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• 1999.05a
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• pp.53-57
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• 1999

본 논문에서는 입출력간의 연관관계가 트리구조로 표현되는 DTG(Directed tree graph)에 의한 고속병렬다치논리회로를 설계하는 알고리즘과 DTG의 각 절점에 코드를 할당하는 알고리즘을 제안한다. 임의의 절점을 갖는 DTG에 대하여 본 논문에서는 절점들이 매개변수에 의하여 표현될 때 양의 정수로 표현되도록 논리레벨 P를 할당하고 각 레벨에 각기 다른 잉여절점을 추가하여 회로를 설계한다. 또한, 절점들의 입출력 관계를 단지 하나의 매개변수 m$_{i}$를 이용하여 전달행렬 A를 구하기 때문에 더 빠르고 간단하게 회로를 설계할 수 있다. 본 논문에서 제안한 알고리즘은 Nakajima 등에 의해 제안된 알고리즘으로는 설계가 가능하지 않았던 임의의 절점을 가지는 DTG에 대해서도 회로를 설계할 수 있는 장점이 있다. 또한, 자연수 내에서 선형성, 정규성, 및 가시적인 장점을 가지며 절점수의 감소를 통한 처리속도의 향상, 회로 구성의 간략화 및 비용절감등의 장점등이 있다.