• 정보보호학회논문지
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• 제12권3호
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• pp.87-94
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• 2002

본 논문에서는 GF($2^m$)상에서 새로운 MSB 우선 곱셈 알고리즘을 제안하고, 셀룰라 오토마타(Cellular Automata, CA) 를 기반으로 한 곱셈기를 설계한다. 본 논문에서 제안한 곱셈기는 PBCA(Periodic Boundary CA)의 특성을 AOP(All One Polynomial)의 특성과 조화시킴으로써 기존의 구조에 비하여 정규성을 높이고 지연 시간을 줄일 수 있는 구조이다. 제안된 곱셈기는 공개키 암호화의 핵심이 되는 지수기의 구현을 위한 효율적인 기본구조로 사용될 것으로 기대된다.

• 한국정보전자통신기술학회논문지
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• 제14권2호
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• pp.109-114
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• 2021

네트워크 환경에서 다양한 사용자가 증가하면서 송수신되는 민감한 비밀 정보를 공격자로부터 보호하는 것은 어렵다. 이미지에 비트화된 비밀 자료를 LSB 기법으로 은닉하는 것은 공격에 매우 취약할 수 있다. 이를 해결하기 위해 암호화와 정보은닉이 결합하는 하이브리드 방법이 활용된다. 이용자가 비밀 메시지를 안전하게 보호하고, 비밀 통신을 구현하기 위한 효과적인 방법이 요구되고 있다. 즉, 이미지 품질을 보장하기 위해 보안성과 인식 불가능성을 향상시키기 위한 새로운 접근법이 필요하다. 이 논문에서 MSB와 LSB를 기반하여 커버 이미지에 한글 메시지를 은닉하는 LSB 스테가노 그래피 기법을 제안한다. 이때 한글을 초성, 중성, 종성으로 분리한 후, 비밀 자료는 선택된 MSB에 따라 Exclusive-OR 혹은 Exclusive-NOR 연산을 적용한다. 또한 계산된 비밀 자료는 피보나치 기법에 의해 변환된 커버 이미지의 LSB n개 비트에 은닉한다. 적용된 결과의 효율성을 확인하기 위해 PSNR을 이용하였다. 허용되는 결과로서 적합한 41.517(dB)가 확인되었다.

• 한국통신학회논문지
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• 제25권3A호
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• pp.399-405
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• 2000

본 논문에서는 블록암호시스템의 대표적인 방법인 IDEA(International Date Encryption Algorithm)알고리즘을 다룬다. IDEA 알고리즘에서의 키생성 알고리즘을 분석함으로서, 라운드별 사용되는 키 비트열과 사용되지 않는 키 비트열을 분류한다. 이를 이용하여 MA(Multiplication/Addition) 구조를 생략한 형태의 IDEA 알고리즘에 대한 MSB (Most Significant Bit) 차분에 의한 차분 분석법(differential analysis)과 입력계열과 각 라운드별 사용 키계 열의 LSB(Least Significant Bit) 비트만을 사용하는 선형 분석법(linear analysis)을 제안한다.

• 전자공학회논문지C
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• 제34C권3호
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• pp.23-36
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• 1997

In tis paper, sthe new data model for the hardware implementation of lempel-ziv compression algorithm was proposed. Traditional model generates the codeword which consists of 3 bytes, the last symbol, the position and the matched length. MSB (most significant bit) of the last symbol is the comparession flag and the remaining seven bits represent the character. We confined the value of the matched length to 128 instead of 256, which can be coded with seven bits only. In the proposed model, the codeword consists of 2 bytes, the merged symbol and the position. MSB of the merged symbol is the comression flag. The remaining seven bits represent the character or the matched length according to the value of the compression flag. The proposed model reduces the compression ratio by 5% compared with the traditional model. The proposed model can be adopted to the existing hardware architectures. The incremental factors of the compression ratio are also analyzed in this paper.

• 대한전자공학회논문지
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• 제21권1호
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• pp.71-78
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• 1984

본 논문에서는 ADPCM 시스템의 noisy channel에서의 성능 개선을 위한 새로운 방법을 제시하였다. 이 방법은 robust quantiser를 사용하면서 주기적으로 maximum step sixte를 수신측에 보내준다. 또한 수신측 버퍼에서는 MSB 에러검출·수정을 행한다. Noisy channel 상태에서 실제의 음성에 대해 컴퓨터 시뮬레이션한 결과 제안된 시스템의 성능은 원래의 ADPCM의 성능보다 크게 향상되었다.

• 한국통신학회논문지
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• 제28권7A호
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• pp.547-556
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• 2003

본 논문에서는 저 면적 타원곡선 암호프로세서를 위한 GF(2$^{m}$ )상의 새로운 산술 연산기를 제안한다. 제안된 연산기는 바이너리 확장 최대공약수 알고리즘과 MSB(Most Significant Bit) 우선 곱셈 알고리즘으로부터 하드웨어 공유를 통하여 LFSR(Linear Feed Back Shft Register)구조로 설계되었으며, 나눗셈 및 곱셈 모두를 수행 할 수 있다. 즉 나눗셈 모드에서 2m-1 클락 사이클 지연 후 나눗셈의 결과를 출력하며, 곱셈 모드에서 m 클락 사이클 지연 후 곱셈 결과를 각각 출력한다. 본 논문에서 제안된 연산기를 기존의 나눗셈기들과 비교 분석한 결과 적은 트랜지스터의 사용으로 계산 지연시간을 감소 시켰다. 또한 제안된 연산기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m 에 대하여 높은 확장성 및 유연성을 제공한다 따라서, 본 연구에서 제안된 산술 연산기는 타원곡선 암호프로세서의 나눗셈 및 곱셈 연산기로 사용될 수 있다. 특히 스마트 카드나 무선통신기기와 같은 저 면적을 요구하는 응용들에 매우 적합하다.

• 센서학회지
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• 제28권4호
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• pp.240-245
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• 2019

Phase interpolation is widely adopted in frequency synthesizers and clock-and-data recovery systems to produce an intermediate phase from two existing phases. The intermediate phase is typically generated by combining two input phases with different weights. Unfortunately, this results in non-uniform phase steps. Alternatively, the intermediate phase can be generated by successive approximation, where the interpolated phase at each approximation stage is obtained using the same weight for the two intermediate phases. As a proof of concept, this study presents a 2-GHz 8-bit successive approximation digital-to-phase converter that is designed using 65-nm CMOS technology. The converter receives an 8-phase clock signal as input, and the most significant bit (MSB) section selects four phases to create two sinusoidal waveforms using a harmonic rejection filter. The remaining least significant bit (LSB) section applies the successive approximation to generate the required intermediate phase. Monte-Carlo simulations show that the proposed converter exhibits 0.46-LSB integral nonlinearity and 0.31-LSB differential nonlinearity with a power consumption of 3.12 mW from a 1.2-V supply voltage.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.760-770
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• 2016

A 12-bit 750 kS/s Dual-Sampling Successive Approximation Register Analog-to-Digital Converter (SAR ADC) technique with reduced Capacitive DAC (CDAC) is presented in this paper. By adopting the Adaptive Power Control (APC) technique for the two-stage latched type comparator and using bootstrap switch, power consumption can be reduced and overall system efficiency can be optimized. Bootstrapped switches also are used to enhance the sampling linearity at a high input frequency. The proposed SAR ADC reduces the average switching energy compared with conventional SAR ADC by adopting reduced the Most Significant Bit (MSB) cycling step with Dual-Sampling of the analog signal. This technique holds the signal at both comparator input asymmetrically in sample mode. Therefore, the MSB can be calculated without consuming any switching energy. The prototype SAR ADC was implemented in $0.18-{\mu}m$ CMOS technology and occupies $0.728mm^2$. The measurement results show the proposed ADC achieves an Effective Number-of-Bits (ENOB) of 10.73 at a sampling frequency of 750 kS/s and clock frequency of 25 MHz. It consumes only 0.13 mW from a 5.0-V supply and achieves the INL and DNL of +2.78/-2.45 LSB and +0.36/-0.73 LSB respectively, SINAD of 66.35 dB, and a Figures-of-Merit (FoM) of a 102 fJ/conversion-step.

• 전자공학회논문지
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• 제49권12호
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• pp.156-163
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• 2012

최근 들어 정보은닉기술에 대한 필요성이 많이 증가되고 있으며 국제치안, 군사 그리고 의료영상 등의 분야에서 그 예를 많이 볼 수 있다. 본 논문에서는 한 픽셀의 다수 MSB(MSBs: Most Significant Bits)의 Parity Bit를 이용하여 gray영상에 대해 정보를 은닉하는 방법을 제안한다. 스테가노그라피(Steganography) 분야에서 많은 연구들이 LSB 대체(Substitution), XOR연산을 채용하여 연구되어왔으며 궁극적인 목적은 낮은 복잡도와 높은 은닉용량, 동시에 화질의 저하를 최소화하는 것이다. 하지만 LSB 대체 방법은 높은 은닉용량을 가짐에도 불구하고 너무나 간단한 작업으로 인해 안전하지 못하다. 또한 XOR연산을 이용한 방법들은 픽셀 수 대비 약 75%의 은닉률을 달성하였다. 제안된 방법에서 각 픽셀의 LSB(Least Significant Bit)는 비밀메시지 1비트와 해당 픽셀의 7 MSBs의 Parity Bit와 XOR 연산된다. 제안한 방법은 대칭키 프로토콜의 개념을 스테가노그라피에 적용한 것이며 대칭키를 자기참조에 의해 생성하도록 하였다. 제시한 방법은 기존의 XOR방법들에 비해 은닉률이 25% 높으며 원본 대비 픽셀의 LSB 반전률이 약 6%정도 개선되는 효과를 보였다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1158-1162
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• 2018

안티-하모닉락 기능을 가지는 고속-락킹 MDLL 기반의 디지털 클락 주파수 증배기를 소개한다. 제안하는 디지털 주파수 증배기는 하모닉락 문제 없이 빠른 락킹 시간을 구현하기 위하여 새로운 MSB-구간 검색 알고리즘을 사용한다. 제안하는 디지털 MDLL 주파수 증배기는 65nm CMOS 공정으로 설계되었으며, 1 GHz ~ 3 GHz의 출력 동작주파수 영역을 가진다. 제안하는 디지털 MDLL은 프로그래머블한 N/M (N=1, 4, 5, 8, 10, M=1, 2, 3)의 분수배 주파수 증배 기능을 제공한다. 제안하는 MDLL은 1GHz에서 3.52 mW의 전력을 소모하고, 14.07 ps의 피크-투-피크 (p-p) 지터를 갖는다.