• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2005년도 International Meeting on Information Displayvol.II
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• pp.1033-1034
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• 2005

High resolution 2.1” QVGA LTPS LCD (190ppi) having high aperture ratio of 65% could be successfully developed using state-of-the-art SLS technology and active/gate storage structure. Cost effective P-MOS 6-Mask structure was used. Full gate and transmission gate circuits are integrated in the panel. The high aperture ratio was obtained by using active/gate capacitance structure, which can reduce storage capacitance area. The aperture ratio was increased to 65% from 49% of conventional gate/data capacitance structure. The brightness was increased from 180cd to 270cd without any degradation of optical properties such as contrast ratio, flicker or crosstalk.

• 대한화학회지
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• 제50권4호
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• pp.281-290
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• 2006

Hybrid DFT 계산 방법을 이용하여 1H-Indene과 Mono-sila-1H-indene 분자의 구조와 특성에 관한 이론적 연구를 수행하였다. 이 분자들의 방향족성 특성 연구를 위하여 MO, 비등방성 자기 민감도 등을 계산하였다. 1H-Indene과 Mono-sila-1H-indene 분자들에 대한 X8-X9 결합의 상대적인 안정도와 특성을 이해하기 위하여 NBO 계산을 수행하였다. 그 결과, 8, 9 위치의 Si 원자들이 C 원자들로 치환되었을 때, p orbital의 기여도가 증가하였다. 이러한 결과는 X8-X9 결합 길이는 하이브리드 오비탈의 p 오비탈 기여도에 크게 영향받는 사실을 보여준다. NBO계산을 통하여 X8-X9로부터 *X8-X9 결합 오비탈로의 비편재화에 기인하는 정량적인 에너지 안정화 세기를 결정하였다. MO 분석 결과 연구 대상 분자들의 방향족성은 3개의 비편재화된 pMO와 2개의 비편재화된 sMO에 의해서 주로 영향 받는다는 사실을 알 수 있었다.

• Transactions on Electrical and Electronic Materials
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• 제5권5호
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• pp.169-172
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• 2004

Deep sub-micron device required to get the superior ultra thin gate oxide characteristics. In this research, I will recommend a novel shallow trench isolation structure(STI) for thin gate oxide and a $N_2$O gate oxide 30 $\AA$ by NO ambient process. The local oxidation of silicon(LOCOS) isolation has been replaced by the shallow trench isolation which has less encroachment into the active device area. Also for $N_2$O gate oxide 30 $\AA$, ultra thin gate oxide 30 $\AA$ was formed by using the $N_2$O gate oxide formation method on STI structure and LOCOS structure. For the metal electrode and junction, TiSi$_2$ process was performed by RTP annealing at 850 $^{\circ}C$ for 29 sec. In the viewpoints of the physical characteristics of MOS capacitor, STI structure was confirmed by SEM. STI structure was expected to minimize the oxide loss at the channel edge. Also, STI structure is considered to decrease the threshold voltage, result in a lower Ti/TiN resistance( Ω /cont.) and higher capacitance-gate voltage(C- V) that made the STI structure more effective. In terms of the TDDB(sec) characteristics, the STI structure showed the stable value of 25 % ～ 90 % more than 55 sec. In brief, analysis of the ultra thin gate oxide 30 $\AA$ proved that STI isolation structure and salicidation process presented in this study. I could achieve improved electrical characteristics and reliability for deep submicron devices with 30 $\AA$ $N_2$O gate oxide.

• 사물인터넷융복합논문지
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• 제6권1호
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• pp.97-102
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• 2020

사물인터넷 환경에서 다중 객체의 스위치 제어는 고전압을 구동하기 위해 레벨 시프터가 있는 여러 솔리드 스테이트 구조로써 낮은 ON 저항과 양방향 릴레이 MOS 스위치를 통합했으며 외부 직렬 논리 제어에 의해 독립적으로 제어되어야 한다. 이 장치는 의료용 초음파 이미지 시스템, 잉크젯 프린터 제어 등의 IoT 기기뿐만 아니라, 켈빈 4 단자 측정을 사용한 PCB 개방 / 단락 및 누출 테스트 시스템과 같은 저전압 제어 신호에 의한 고전압 스위칭 제어가 필요한 응용 제품에 사용하도록 설계되었다. 이 논문에서는 FPGA (Field Programmable Gate Array) 테스트 패턴 생성을 사용한 아날로그 스위치 제어 블록의 구현 및 검증에 대하여 고찰하였다. 각 블록은 Verilog 하드웨어 설명 언어를 사용하여 구현된 후 Modelsim에 의해 시뮬레이션 되고 FPGA 보드에서 프로토타입화 되어 적용되었다. 제안된 아키텍처는 IoT 환경에서 여러개의 개체들을 동시에 제어하여야 하는 분야에 적용할 수 있으며 유사 형태의 IC를 테스트하기 위해 제안된 패턴 생성 방법을 적용할 수 있다.

• 한국진공학회지
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• 제5권4호
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• pp.333-340
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• 1996

Cu 확산방지막으로서의 Tin의 특성을 면저항 특정, X선 회절 분석, SEM, AES, capacitance-voltage(C-V) 측정에 의하여 평가하고, Cu의 확산을 민감하게 알아내는 정도를 특성 평가 방법간에 비교하였다. 여러 가지 증착방법에 의하여 Cu/TiN/Ti/SiO2/Si 구조의 다층 박막시편을 제작하였으며, 이 시편을 10% H2/90% Ar분위기, 열처리 온도 500~$800{\circ}C$ 범위에서 2시간 동안 열처리하였다. TiN의 Cu 확산방지 효과가 소멸된 경우 Cu 박막 표면에서 불규칙한 모양의 spot을 관찰할 수 있었으며 outdiffusion된 Si를 검출할 수 있었다. MOS capacitor의 C-V 특성은 열처리 온도에 따라 급격하게 변화하였다. C-V 측정에서 inversion capacitance는 열처리 온도 500~$700^{\circ}C$범위에서 열처리 온도가 높아질수록 감소하다가 $800^{\circ}C$에서 크게 증가하였으며, 이러한 특성의 변화는 TiN을 통해서 $SiO_2$와 Si내로 확산된 Cu에 의하여 발생되는 것으로 생각된다.

• 한국재료학회지
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• 제5권1호
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• pp.3-11
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• 1995

Titanium oxide$(TiO_{2})$ 박막을 금속 알콕사이드 물질인 $(Ti(OC_3H_7)_4$(titanium isopropoxide)를 이용하여 p-Si(100) 기판위에 상압 화학 기상 증착법으로 증착시켰다. $(TiO_{2})$ 박막의 증착기구는 단순경 계층 이론으로 잘 설명되었으며, 화학반응 지배 기구 영역에서 겉보기 활성화 에너지는 18.2kcal/mol이었다. 증착된 박막은 $250^{\circ}C$이상에서 anatase상의 결정질 박막이었으며, 고온에서 열처리를 했을 경우에 rutile상으로 전이하였다. 박막의 상전이에는 열처리 온도외에도 열처리 시간과 박막의 두께가 영향을 미쳤다. 정전용량-전압특성을 조사해 본 결과 전형적인 MOS 다이오드구조의 특성을 보였으며, 비유전율 상수는 약 80정도였다. 제조한 $(TiO_{2})$ 박막의 열처리 공정 후에는 정전용량이 감소하였으며, 첨가물을 사용한 박막은 열처리 전과 같았다. 이때 $V_{FB}$는 -0.5 ~ 1.5V였다. 전기전도 특성을 알아보기 위하여 전류-전압특성을 조사하였으며 증착된 박막의 전도기구는 hopping mechanism이었다. 전기적 특성을 개선하기 위해서 후열처리 방법과 박막 증착시 Nb, Sr을 첨가하였으며, 모두 누설전류의 감소와 정전파괴전압의 증가를 가져왔다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.32-38
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• 2011

IEEE802.15.4 체계의 USN 센서노드 무선통신부에 내장하기 위한 5.0GHz 광대역 RF 주파수 합성기를 0.18${\mu}m$ 실리콘 CMOS 기술을 이용하여 제작하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma}-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 12단 캡 뱅크를 적용하여 고속 및 광대역 튜닝 범위를 동시에 확보하였다. 설계된 칩의 크기는 $1.1{\times}0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.0{\times}0.4mm^2$이다. 주파수합성기를 제작한 다음 측을 통하여 분석해 본 결과 발진 범위 및 주파수 특성이 양호하게 나타났다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.49-54
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• 2009

USN 센서노드 무선통신부에 내장하기 위한 1.9GHz RF 주파수 합성기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 구현하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma }-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 캡 뱅크를 적용하여 고속 저전력 및 넓은 튜닝 범위를 확보하였다. 설계된 칩의 크기는 $1.2{\times}0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.1{\times}0.4mm^2$이다. 측정 결과 PLL 회로의 잡음 면에서도 문제가 될 만한 특정 스퍼는 발생하지 않았으며, 6MHz 기본 스퍼에 해당하는 잡음은 -63.06dB로 나타났다. 위상잡음 특성은 1MHz 오프셋에서 -116.17dBc/Hz로서 양호한 특성을 보였다.

• 전자공학회논문지CI
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• 제45권6호
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• pp.87-93
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• 2008

IEEE802.15.4 체계의 USN 센서노드 무선통신부에 내장하기 위한 5.0GHz 광대역 RF 주파수 합성기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma}-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 12단 캡 뱅크를 적용하여 고속 저전력 및 광대역 튜닝 범위를 확보하였다. 설계된 칩의 크기는 $1.1*0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.0*0.4mm^2$이다. 2가지 종류의 주파수합성기를 설계한 다음 모의실험을 통하여 비교 분석해 본 결과 일부 특성만 개선한다면 IP로써 사용하는데 문제가 없을 것으로 나타났다.

• 한국음향학회지
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• 제19권4호
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• pp.37-44
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• 2000

본 논문에서는 인터넷 폰, 디지털 이동통신 등과 같이 낮은 비트율이 요구되는 분야에 사용될 수 있는 MPEG-4 오디오의 HVXC(Harmonic Vector eXcitation Coding) 알고리즘을 부동 소수점 DSP인 TMS320C6701에 실시간 구현한 내용을 기술한다. 실시간 동작을 위한 하드웨어 구조를 채택하였으며, 소프트웨어 최적화의 경우 연산 시간이 많이 소요되는 함수 루틴에 대한 C 언어 및 어셈블리 언어 레벨의 최적화를 수행하였다. 또한, DSP의 내부 프로그램 메모리의 프로그램 캐쉬로의 활용, DSP의 내부 데이터 메모리의 영역의 중첩 활용 및 background DMA 방식을 이용한 최적화를 수행하였다. 최적화 결과 2kbps및 4kbps의 비트율에서 압축 및 복원을 실시간으로 수행할 수 있으며, 인코더의 경우 2kbps의 경우에는 최적화 전에 비해 약 96% 정도로 수행시간을 단축하였다. 또한, 비공식 주관품질 평가에 의하면 2kbps의 비트율에서 약 MOS 2.45를 얻었다.