• Journal of electromagnetic engineering and science
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• 제4권3호
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• pp.137-142
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• 2004

In this paper, we present a new current-current negative feedback(CCNF) differential voltage-controlled oscillator (VCO) with 1/f induced low-frequency noise suppressed. By means of the CCNF, the 1/f induced low-frequency noise is removed from the proposed CCNF VCO. Also, high-frequency noise is stopped from being down-converted into phase noise by means of the increased output impedance through the CCNF and the feedback capacitor $C_f. The proposed CCNF VCO represents 11-dB reduction in phase noise at 10 kHz offset, compared with the conventional differential VCO. The phase noise of the proposed CCNF VCO is measured as - 87 dBc/Hz at 10 kHz offset frequency from 5.5-GHz carrier. The proposed CCNF VCO consumes 14.0 mA at 2.0 V supply voltage, and shows single-ended output power of - 12 dBm.

• 한국통신학회논문지
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• 제38A권2호
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• pp.209-216
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• 2013

본 논문에서는 저전력 고품질의 60GHz 대역 무선 통신을 위한 디지털 역지향성 안테나 시스템의 설계와 성능을 분석하였다. 디지털 역지향성 안테나는 수신된 방향에 대한 정보 없이 자동적으로 빔을 신호원 방향으로 생성할 수 있다. 제안된 시스템은 신호원 방향으로 빔을 형성하여 간섭 신호를 감소시키고 SINR 을 향상시킴으로써 저전력 통신이 가능하다. 초고속 통신을 위해서 60GHz 와 같은 밀리미터파 대역에서 통신을 할 경우 주파수 오프셋이 심하게 발생된다. 본 논문에서는 디지털 PLL 을 사용하여 주파수 오프셋에 강한 시스템을 설계하였다. 또한, 안테나 수에 따른 빔 성능 및 디지털 역지향성 안테나의 위상 공액 기법을 사용한 경우에 대해서 주파수 오프셋을 고려하여 성능을 분석하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.301-302
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• 2008

In this paper, we present an algorithm which decrease a frequency offset effect for 868MHz IEEE 802.15.4b LR - WPAN (Low Rate - Wireless Personal Area Network) receiver. The proposed method improve the robustness to frequency offset and receiver's stability using the multiple delay differential filter of receiver correlator.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1948-1951
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• 2002

In this paper, we propose a chip timing recovery algorithm that is robust to frequency offset and time variant fading environments for DS/CDMA. The proposed structure is a modified non-coherent Delay Locked Loop (DLL) that employs a decimator. Analytical expression for the proposed non-coherent DLL S-curve and steady-state timing jitter is derived and confirmed by computer simulation. The results show that the proposed structure can reduce a steady-state timing jitter of the regenerated spreading code replica to frequency offset and time-variant fading in mobile radio channel, especially in very low SNR.

• 한국통신학회논문지
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• 제35권4C호
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• pp.371-376
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• 2010

본 논문에서는 고차의 QAM 시스템을 위한 새로운 고속 반송파 복원 알고리즘을 제안한다. 제안된 방식은 수신 심볼 간 위상차를 이용하여 반송파 주파수 오프셋을 직접 검출하며, 이를 기존의 반송파 복원 방식에 적용함으로써 넓은 주파수 추적 범위와 빠른 수렴 속도를 제공하는 반송파 복원을 수행할 수 있다. 시뮬레이션을 통하여 제안된 반송파 복원 방식이 주파수 오프셋이 크고 신호 대 잡음비가 낮은 상황에서도 짧은 수렴 시간을 가지는 것을 확인하였다.

• 한국산업정보학회논문지
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• 제20권1호
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• pp.49-55
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• 2015

This paper proposes a 2.4 GHz RF oscillator with a very low close-in phase noise performance. This is composed of a low frequency crystal oscillator and three frequency multipliers such as two doubler (X2) and one tripler (X3). The proposed oscillator is implemented as a hybrid type circuit design using a discrete silicon bipolar transistor. The measurement results of the proposed oscillator structure show -115 dBc/Hz close-in phase noise at 10 kHz offset frequency, while only dissipating 5 mW from a 1-V supply. Its close-in phase noise level is very close to that of a low frequency crystal oscillator with little degradation of noise performance. The proposed structure which is consisted of a low frequency crystal oscillator and a frequency multiplier provides new method to implement a low power low close-in phase noise RF local oscillator.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.286-288
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• 2007

In this paper, the fast locking PLL Frequency Synthesizer with low phase noise in a 0.18um CMOS process is presented. Its main application IS for the 915MHz ISM band wireless transponder upon the CPFSK (Continuous Phase Frequency Shift Keying) modulation scheme. Frequency synthesizer, which in this paper, is designed based on self-biased techniques and is independent with processing technology when damping factor and bandwidth fixed to most important parameters as operating frequency ratio, broad frequency range, and input phase offset cancellation. The proposed frequecy synthesizer, which is fully-integrated and is in 320M $^{\sim}$ 960MHz of the frequency range with 10MHz of frequency resolution. And its is implemented based on integer-N architecture. Its power consumption is 50mW at 1.8V of supply voltage and core area is $540{\mu}m$ ${\times}$ $450{\mu}m$. The measured phase noises are -117.92dBc/Hz at 10MHz offset, with low settling time less than $3.3{\mu}s$.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.465-468
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• 2004

In this paper, we describe the design and implementation of the new current-current negative feedback (CCNF) voltage-controlled oscillator (VCO), which suppresses 1/f induced low-frequency noise. By means of the CCNF, the high-frequency noise as well as the low-frequency noise is prevented from being converted into phase noise. The proposed CCNF VCO shows 11-dB reduction in phase noise at 10 kHz offset, compared with the conventional differential VCO. The phase noise of the proposed VCO is -87 dBc/Hz at 10 kHz offset frequency from 5.5-GHz carrier. The proposed VCO consumes 14.0 mA at 2.0 V supply voltage, and shows single-ended output power of -12.0 dBm.

• 한국정보통신학회논문지
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• 제5권4호
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• pp.653-660
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• 2001

본 논문에서는 주파수합성기에서 가장 큰 잡음원인 VCO 및 각 단에서 발생하는 위상잡음 의 offset주파수에 따른 변화를 예측하기 위해 2303.15MHz의 주파수합성기를 설계하고 Lascari의 예측방법 을 이용하여 모델링 하였다. 또한, VCO에서 발생되는 여러 중첩 형태로 된 위상잡음중 저주파대역에서 문제가 되는 1/f noise를 3차 시스템에서 분석하였다. 3차 시스템에서는 해석이 복잡하므로 수학적인 분석을 통하여 1/f noise를 예측한다는 것이 어렵지만 pseudo-damping factor의 도입으로 3차 시스템에서의 1/f noise variance의 해석이 용이 하도록 시도하였고 이를 2차 시스템과 비교.분석하였다. 그 결과, tcxo의 경우 위상잡음이 루프 통과 전 10 kHz offset 주파수에서 -160dBc/Hz, 루프 통과 후 -162.6705dBc/Hz, 100 kHz offset 주파수에서 -180dBc/Hz, 루프 통과 후 -560dBc/Hz로 VCO의 위상잡음에 비해 offset주파수에 따라 루프 통과 후 급격히 감쇠 됨을 알 수 있었다. 2차와 3차 시스템에서의 잡음대역폭과 그 variance factor를 연관하여 3차 시스템에서 의 variance가 2차 시스템의 variance보다 크게 발생함을 알 수 있었다.

• 대한전자공학회논문지TC
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• 제46권2호
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• pp.66-72
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• 2009

이 논문에서 OFDM(Orthogonal Frequency Division Multiplexing) 시스템의 주파수 옵셋 동기화 블록의 효율적인 구조를 제안한다. 기존의 CORDIC(Coordinate Rotation Digital Computer)을 이용한 주파수 옵셋 동기화 블록들은 위상 추정을 위하여 CORDIC Vector 모드를 사용하고, 보상을 위하여 CORDIC Rotation 모드를 사용하고 있다. 이와 비교하여 제안구조는 Vector 모드만을 사용하고 Relation모드는 Divider로 대치하는 알고리즘이다. 제안된 방식을 사용함으로써 Rotation 모드를 사용해야 했던 기존의 방식보다 하드웨어 구현복잡도가 감소함을 구현을 통하여 검증하였다. 검증 Tool로 Design Compiler를 사용하였고 각 비교 구조마다 동일한 Constraint를 적용하여 검증을 진행하였다. 제안구조에 대한 Front-End 칩 구현을 통하여 기존 구조에 비하여 22.1%의 gate count 감소를 보임으로써 저전력 통신용 칩에서 사용할 수 있음을 보였다.