• 전자공학회논문지
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• 제53권1호
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• pp.59-67
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• 2016

저가, 광대역, 그리고 넓은 이득 제어 범위를 갖는 전자 계측 시스템을 실현하기 위한 완전-차동 선형(fully-differential linear operational transconductance amplifier : FLOTA)를 사용한 새로운 계측 증폭기(instrumentation amplifier : IA)를 설계하였다. 이 IA는 한 개의 FLOTA, 두 개의 저항 그리고 한 개의 연산 증폭기(operational amplifier : op-amp로 구성된다. 동작 원리는 FLOTA에 인가되는 두 입력 전압의 차가 각각 동일한 차동 전류로 변환되고 이 전류는 op-amp의 (+)단자의 저항기와 귀환 저항기를 통과시켜 단일 출력 전압을 구하는 것이다. 제안한 IA의 동작 원리를 확인하기 위해 FLOTA를 설계하였고 상용 op-amp LF356을 사용하여 IA를 구현하였다. 시뮬레이션 결과 FLOTA를 사용한 전압-전류 특성은 ${\pm}3V$의 입력 선형 범위에서 0.1%의 선형오차와 2.1uA의 오프셋 전류를 갖고 있었다. IA는 1개의 저항기의 저항 값 변화로 -20dB~+60dB의 이득을 갖고 있으며, 60dB에 대한 -3dB 주파수는 10MHz이였다. 제안한 IA의 외부의 저항기의 정합이 필요 없고 다른 저항기로 오프셋을 조절할 수 있는 장점을 갖고 있다. 소비전력은 ${\pm}5V$ 공급전압에서 105mW이였다.

• 한국전자통신학회논문지
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• 제7권4호
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• pp.715-720
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• 2012

본 연구는 1V 미만의 전원 전압에서 저 위상잡음 동작에 적합한 혼성 평형 전압제어 발진기 회로를 제안한다. 제안한 회로의 개별 반 회로에서는 바렉터 통합형 궤환 커패시터를 사용한다. 바렉터 통합형 궤환 커패시터의 사용으로 인해 발진기 탱크회로내의 부성저항이 더욱 증가되며 이는 1V 미만 전원전압에서도 발진기의 안정된 발진시동을 보장한다. 또한, 본 연구에서는 이러한 부성저항의 증가 현상을 이론적으로 해석한다. $0.18{\mu}m$ RF CMOS 기술을 사용한 시뮬레이션 결과는 발진 주파수 4.87GHz의 1MHz 오프셋에서 0.6 V에서 0.9 V 사이의 전원 전압에 걸쳐 -122.4 dBc/Hz에서 -125,5 dBc/Hz까지의 위상잡음을 나타냄을 보여준다.

• 한국통신학회논문지
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• 제23권5호
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• pp.1310-1318
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• 1998

저주파의 아날로그 신호를 디지털 신호로 변환하기 위해 sigma-delta 아날로그-디지털 변환기의 이용이 용이하다. 이 변환기는 변조기와 디지털 필터로 구성되는데 여기에서는 변조기에 대해 언급한다. 14비트 분해능을 갖는 2차 sigma-delta 변조기를 설계하기 위한 변조기의 구성요소 즉 연산 증폭기, 적분기, 내부 ADC 및 DAC의 최대 허용 에러 범위를 규정하였다. 이를 위하여 먼저 이상적인 변조기를 모델링하고 다음으로 변조기의 성능을 저하시키는 여러 가지 에러 요인 즉 연산증폭기의 최대 출력 제한, DC 이득, slew rate, 축전기의 불일치에 의한 적분기 이득 에러와 내부 ADC 및 DAC의 에러 등을 이상적인 모델에 적용하여 성능을 검증하였다. 이러한 에러 허용 범위에 대한 조사를 바탕으로 sigma-delta 변조기 설계 시 요구되는 구성 요소의 사양을 결정 할 수 있으며, 제조과정에서 나타나는 에러 성분에 대한 한계를 규정하여 최종 제작될 변조기의 성능을 확신 할 수 있다.

• 한국위성정보통신학회논문지
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• 제10권2호
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• pp.109-114
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• 2015

프레임 동기화는 전송 프레임 헤더에 주기적으로 삽입되는 프리엠블(preamble) 패턴과 수신 심볼 간의 상관 연산을 통해 이루어지며 프레임의 시작점 및 구조 검출을 하는 것이 목적이다. 본 논문은 위성 기반 DVB-S2 시스템 요구사항에 부합하는 프레임 구조 획득 방법에 대해 기술하였다. DVB-S2 수신 신호는 매우 낮은 신호 대 잡음비를 가지며 심볼 속도 대비 20%에 상응하는 주파수 오프셋 성분이 포함되어 있다. 또한 규격은 프레임 당 심볼 수가 상이한 16가지의 프레임 구조를 지원하고 있다. 본 논문에서는 위의 환경에서 정확하고 빠른 프레임 동기화를 위해 프레임 헤더의 SOF와 PLSC 정보를 이용하여 상관 열을 발생시키고 상관 값 누적을 통해 프레임 동기 및 구조 검출을 실시하였다 마지막으로 컴퓨터 모의실험을 통해 평균 획득 시간(mean acquisition time), 프레임 구조 검출 오류율에 대한 성능평가를 실시하였다.

• 한국항해항만학회지
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• 제27권5호
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• pp.513-517
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• 2003

본 논문에서는 유전체 공진기를 이용하여 X-band에서 안정된 소스원으로 사용할 수 있는 전압제어 발진기를 구현하였다. 위상 잡음을 개선하기 위하여 저잡음 특성을 가진 MESFET과 높은 선택도를 얻기 위하여 유전체 공진기를 사용하였고, 안정된 전압 가변을 하기 위하여 Q값이 높고 가변 특성이 좋은 바렉터 다이오드를 사용하였다. 구현된 회로는 최적의 성능을 갖도록 회로 시뮬레이터인 ADS를 사용하였다. 제작된 전안제어 유전체 공진 발진기의 특성을 측정한 결과, 중심 주파수 12.05 GHz에서 2.22 dBm 출력 파워와 -30 dBc의 고조파 억압과 중심 주파수 100 KHz offest에서 -130 dBc의 위상잡음 특성을 얻을 수 있었으며, 바렉터 다이오드에 인가되는 전압의 변화에 따른 주파수 변화는 중심주파수에서 $\pm$8.7 MHz를 얻었다. 제작된 VCDRO는 X-band에서 국부 발진기로 이용될 수 있음을 확인하였다.

• 한국전자파학회논문지
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• 제25권4호
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• pp.393-400
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• 2014

본 논문에서는 Ka 대역에서 정지 궤도 위성과 통신이 가능한 지상 단말 송신기를 미국 국방부에서 권고하는 MILSTD-188-164A 규격을 준수하도록 설계하였다. 설계된 송신기의 안테나는 이중 옵셋 그레고리안 반사판 형상을 사용하여 코러게이트 급전혼, 주름형 편파기와 직교 모드 변환기로 구성하였고, 해당 규격의 방사 패턴과 ESD 패턴, 축비 규격을 만족하도록 설계되었다. 설계된 송신기의 RF부는 Ka 대역으로 주파수를 상향 변환해 주는 상향 변환반과 병렬 구조의 pHEMT MMIC 소자를 이용하여 소형/저전력/경량의 고출력 특성을 갖는 고출력 증폭반으로 해당 규격의 VSWR, 불요파/고조파 억압, 출력평탄도 및 위상 잡음 등의 사양을 만족하도록 설계되었다.

• 한국전자파학회논문지
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• 제23권1호
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• pp.38-46
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• 2012

본 논문에서는 OFDM 시스템에서 고속 처리와 성능 향상을 위한 LDPC 코드 기반 결정 궤환 등화기(Decision Feedback Equalizer: DFE)를 제안한다. LDPC 코드는 우수한 오류 정정 능력과 Shannon의 채널 용량에 근접하는 성능을 갖는다. 그러나, 많은 parity 검사 행렬과 반복 횟수를 가진다는 단점이 있다. 제안된 시스템에서는 판정된 신호와 복호기 사이의 신호의 MSE(Mean Square Error)를 등화기로 피드백한다. 이러한 방법을 사용하면 추정된 채널 응답을 보정해 주기 때문에 성능을 향상시킬 수 있다. 또한, 동일한 성능에서 피드백이 포함되지 않은 시스템보다 낮은 반복 횟수를 갖기 때문에 시스템의 복잡도를 줄일 수 있다. 시뮬레이션을 통해 다중 경로 채널에서 CFO(Carrier Frequency Offset)와 위상 잡음이 고려된 OFDM 시스템의 성능을 평가하여 제안 시스템의 우수성을 보인다.

• 한국해양공학회지
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• 제34권5호
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• pp.285-293
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• 2020

This study evaluated the Hook-up installation of an offshore site construction process, which is the final step in an offshore site installation process. During Hook-up installation, the offshore structure can have a detrimental effect on the work stability due to low-frequency motion. Moreover, economic costs can be incurred by the increase in available days of a tugboat. Therefore, this study developed a numerical analysis program to assess the dynamic behavior of mooring systems during hook-up installation to analyze the generally performed installation process and determine when the tugboat should be released. In this program, the behavior of an offshore structure was calculated using Cummin's time-domain motion equation, and the mooring system was calculated by Lumped mass method (LMM). In addition, a tugboat algorithm for hook-up installation was developed to apply the Hook-up procedure. The model used in the calculations was the barge type assuming FPSO (Floating production storage and off-loading) and has a taut mooring system connected to 16 mooring lines. The results of the simulation were verified by comparing with both MOSES, which is a commercial program, and a calculation method for restoring coefficient matrix, which was introduced by Patel and Lynch (1982). Finally, the offset of the structure according to the number of tugboats was calculated using the hook-up simulation, and the significant value was used to represent the calculation result.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.569-572
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• 2014

본 논문에서는 MEMS 용량형 센서를 위한 CMOS 스위치드-커패시터 인터페이스 회로를 설계하였다. 설계된 회로는 커패시턴스-전압 변환기(CVC), 2차 스위치드 커패시터 ${\Sigma}{\Delta}$ 변조기 및 비교기로 구성되어있다. 또한 일정한 바이어스를 공급해주는 바이어스 회로를 추가하였다. 전체적인 회로의 저주파 잡음과 오프셋을 감소시키기 위하여 Correlated-Double-Sampling(CDS) 기법과 Chopper-Stabilization(CHS) 기법을 적용하였다. 설계 결과 CVC는 20.53mV/fF의 민감도와 0.036%의 비선형성특성을 보였으며, ${\Sigma}{\Delta}$ 변조기는 입력전압 진폭이 100mV가 증가할 때, 출력의 듀티 싸이클은 약 5%씩 증가하였다. 전체회로의 선형성 에러는 0.23% 이하이며, 전류소모는 0.73mA이다. 제안된 회로는 0.35um CMOS 공정을 이용하여 설계되었으며, 입력전압은 3.3V이다. 설계된 칩의 크기는 패드를 포함하여 $1117um{\times}983um$ 이다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.55-64
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• 2006

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.