• 전자공학회논문지
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• 제49권12호
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• pp.209-218
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• 2012

최근 무어의 법칙을 연장시킬 시스템 집적 기술로서 Field Programmable Stateful Logic Array (FPSLA)가 제안되었다. 본 논문은 FPSLA의 설계 자동화 절차를 확립하고 논리 합성, 동기화, 물리적 매핑, 자동 배치 등의 접근 방법을 최초로 제시한다. 특히, 동기화를 통해 배치를 1차원 문제로 축소한 후 비선형 최적화 기법을 개량한 개략 배치 모델 및 하향식 계층적 2분법을 이용한 배치 적법화 알고리즘을 제안하였다. 또한, 제안된 모델 및 알고리즘을 소프트웨어로 구현하여 ACM/SIGDA 벤치 마크 예제에 적용함으로써 그 유효성을 입증하였다. 이 소프트웨어에는 Fanout 수만큼 출력 상태를 같은 단의 멤리스터성 스위치에 복사해야 하는 FPSLA의 특성을 고려하여 최적화 단계 별로 넷을 하이퍼에지로 통합했다가 다시 에지로 분리하는 기법이 제안되었으며 약 18.4%의 추가적 최적화를 이룩했다. FPSLA의 출력 상태 복사는 논리 단 일부에 셀 밀도가 집중되는 문제를 노출했으며 단위 논리 게이트의 Fanin을 제한하는 기법으로 18.5% 감소 효과를 얻었다. FPSLA의 실용성 확보를 위해서는 우선 논리 합성 시 Fanin의 수가 일부 단에 집중되지 않도록 제약하는 방안을 개발하여야 한다. 또한, FPSLA 패브릭 구조를 이식하기 위해 대칭성이 감소된 나노와이어 크로스바가 형성하는 복잡한 그래프 상에서 수행되어야 하는 자동 배선의 효율성 연구도 필요하다. 이러한 툴 개발은 설계 자동화 자체뿐만 아니라 FPSLA의 패브릭 구조 개선에 필요한 실험에 유용한 평가 도구로서도 큰 역할을 할 것이다.

• Smart Structures and Systems
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• 제14권6호
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• pp.1131-1150
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• 2014

One of the issues in extending the range of applicable problems of real-time hybrid simulation is the computation speed of the simulator when large-scale computational models with a large number of DOF are used. In this study, functionality of real-time dynamic simulation of MDOF systems is achieved by creating a logic circuit that performs the step-by-step numerical time integration of the equations of motion of the system. The designed logic circuit can be implemented to an FPGA-based system; FPGA (Field Programmable Gate Array) allows large-scale parallel computing by implementing a number of arithmetic operators within the device. The operator splitting method is used as the numerical time integration scheme. The logic circuit consists of blocks of circuits that perform numerical arithmetic operations that appear in the integration scheme, including addition and multiplication of floating-point numbers, registers to store the intermediate data, and data busses connecting these elements to transmit various information including the floating-point numerical data among them. Case study on several types of linear and nonlinear MDOF system models shows that use of resource sharing in logic synthesis is crucial for effective application of FPGA to real-time dynamic simulation of structural response with time step interval of 1 ms.

• 한국가스학회:학술대회논문집
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• 한국가스학회 1999년도 추계학술발표회 논문집
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• pp.244-249
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• 1999

• 한국경영과학회:학술대회논문집
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• 한국경영과학회/대한산업공학회 1999년도 춘계공동학술대회:정보화시대의 지식경영
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• pp.295-295
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• 1999

• 전자공학회논문지T
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• 제36T권3호
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• pp.94-100
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• 1999

본 논문은 멀티미디어 환경에서 디지털 시스템의 이론 및 실습이 하나의 통합된 기능을 제공하는 코스웨어를 구현하였다. 디지털 시스템 해석, 설계 이론 및 하드웨어 기술 언어 이해를 제공하는 이론 영역과 이를 직접 실습 할 수 있는 실습 영역으로 구성되어 있으며, 이론 영역에서는 디지털 시스템의 기본 소자에서 설계를 하드웨어 언어의 표현 방법을 브라우져를 통하여 익힐 수 있는 환경이 제공되며, 실습 영역에서는 실습에 필요한 도구의 설정, 디지털 시스템 실습 및 디지털 시스템의 합성 실습 환경을 사운드 이미지 및 동영상으로 제공한다. 또한 구현한 디지털 시스템 코스웨어 도구의 정상적인 운용을 인증 받기 위해 한국컴퓨터 연구조합에서 주관하는 인증 시험을 거쳐 본 도구의 신뢰성을 인정받았다.

• 전자공학회논문지C
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• 제34C권11호
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• pp.12-19
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• 1997

In this paper, we present a logic synthesis algorithm for low powr design fo combinational circuits. The proposed algorithm reduces power dissipation by eliminating unnecessary signal transitions. The proposed algorithm restructures a given circuit by using a kernel as prediction logic in a precomputation-based scheme such that switching activity of circuit can be minimized. Experimental results show that the system is efficient for low power design of combinational circuits.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1991년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 22-24 Oct. 1991
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• pp.238-242
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• 1991

This paper presents an approach to self-tuning PI control of dynamic plants, based on fuzzy logic application. A fuzzy logic composed of linguistic conditional statements is employed by defining the relations of input-output variables of the controller. In the synthesis of a fuzzy logic controller, one of the most difficult problem is the selection of linguistic control rules and parameters. To overcome this difficulty, self-tuning fuzzy PI controller (STFPIC) with a hierarchical structure in which the fuzzy PI controller is assigned as the lower level and the rule modification and parameter adjustment as the higher level. The rules and parameters are generated by the adjustment of membership function through performance index(PE). In this paper, the algorithm for of the controller performance is estimated by means of computer simulation.

• 한국산학기술학회논문지
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• 제12권7호
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• pp.3251-3257
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• 2011

본 논문에서는 논리합성을 위한 공통식 추출 방법을 새롭게 제안한다. 제안하는 방법은 주어진 각 논리식들에서 커널/커널 쌍들과 코커널/커널 쌍을 추출한다. 커널/커널 쌍은 주어진 논리식을 부울 나눗셈에 의해 제수, 몫, 나머지로 논리식을 다시 표현하게 된다. 다음, 여러 논리식에서 산출된 제수, 몫들에서 공통식을 추출하는 커널 교집합에 의해 공통식을 구하는 방법을 제안한다. 실험 결과 기존의 공통식 산출 결과들과 비교했을 때 제안한 방법은 리터럴 개수를 줄일 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.391-393
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• 2004

For performance and stability of a synchronized system, we need an efficient Clock Tree Synthesis(CTS) methodology to design clock distribution networks. In a system-on-a-chip(SOC) design environment, CTS effectively distributes clock signals from clock sources to synchronized points on layout design. In this paper, we suggest the pre-layout analysis of the clock network including gated clock, multiple clock, and test mode CTS optimization. This analysis can help to avoid design failure with potential CTS problems from logic designers and supply layout constraints so as to get an optimal clock distribution network. Our new design flow including pre-layout CTS analysis and structural violation checking also contributes to reduce design time significantly.

• 전자공학회논문지A
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• 제32A권10호
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• pp.73-80
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• 1995

In this paper, a synthesis tool using matrix operations for designing multi-level Reed Muller circuits is described which has been named as MRM (Multi-level Reed Muller Minimizer). The synthesis method which uses matrix operations has advantages in effectively minimizing chip area, delay optimization and fault detection capability. However, it uses only truth-table type maps for inputs, synthesizing only small circuits. To overcome the weakness, our method accepts two-level description of a logic function. Since the number of cubes in the two-level description is small, the input matrix becomes small and large circuits can be synthesized. To convert two-level representations into multi-level ones, different input patterns are extracted to make a map which can be fed to the matrix operation procedure. Experimental results show better performance than previous methods. The matrix operation method presented in this paper is new to the society of Reed Muller circuits synthesis and provides solid mathematical foundations.