• 대한전기학회논문지:전력기술부문A
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• 제48권12호
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• pp.1554-1563
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• 1999

This paper presents the design of high speed processor for a sequence logic control using field programmable gate array(FPGA). The sequence logic controller is widely used for automating a variety of industrial plants. The FPGA designed by VHDL consists of program and data memory interface block, input and output block, instruction fetch and decoder block, register and ALU block, program counter block, debug control block respectively. Dedicated clock inputs in the FPGA were used for high speed execution, and also the program memory was separated from the data memory for high speed execution of the sequence instructions at 40 MHz clock. Therefore it was possible that sequence instructions could be operated at the same time during the instruction fetch cycle. In order to reduce the instruction decoding time and the interface time of the data memory interface, an instruction code size was implemented by 16 bits or 32 bits respectively. And the real time debug operation was implemented for easy debugging the designed processor. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package was applied to sequence control system with inputs and outputs of 256 points. The designed processor for the sequence logic was compared with the control system using the DSP(TM320C32-40MHz) and conventional PLC system. The designed processor for the sequence logic showed good performance.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 추계학술발표대회
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• pp.295-298
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• 2010

Linear Temporal Logic synthesis 는 LTL formula 로 표현된 요구 사항으로부터 그것을 만족하는 시스템을 만들어낸다. 이러한 synthesis 과정은 2EXPTIME-complete 이 요구 되지만 GR formula 라는 특수한 형태를 사용함으로써 복잡도를 Polynomial 시간으로 줄일 수 있다. LTL synthesis 는 작업 공간, 로봇이 취하는 센서 정보와 액션의 종류, 상위 수준의 작업 명세를 입력으로 받아 GR formula 형태로 변환하고, 기대되는 작업이 실현 가능하다면 그것을 성취할 수 있는 오토마타를 생성해낸다. Synthesis 알고리즘을 구현한 LTLMoP 라는 도구를 이용하여 LTL synthesis 과정을 보이고 화성 행궁의 미아 찾기 로봇 작업 계획을 구현한다. 마지막으로 시뮬레이션 과정을 통해 기대하는 작업을 성공적으로 성취할 수 있음을 보인다.

• 한국정보처리학회논문지
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• 제2권5호
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• pp.777-786
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• 1995

본 논문은 새로운 ASIC 구조로 최근에 관심을 모으고 있는 Table Look-Up형의 FPGA를 위한 기술 매핑에 대한 연구에 관한 것이다. 이를 위해 우선 다단계 논리 합성 , decomposition reduction, packing 등 각 설계 과정의 기존 알고리즘을 비교 분석 하였고, 각 과정에서 새로운 알고리즘을 첨가하였다. 설계 시스템의 최적화 대상인 CLB 갯수 및 네트 수의 최소화를 동시에 고려하기 위하여 사용자에 의해서 주어지는 각 요소의 가중치 선형합으로 된 비용 함수를 제안하였다. 이 비용함수를 사용하여 벤치마크 테스트를 통한 일반적인 회로에 적용성 검증, 기존 알고리즘의 성능 비교 및 개선에 대해 연구하였다. 논리 설계 합성기 구성 과정에서 Node-pair decomposition, merging fanin, unified reduction, 다출력 decomposition 등 4가지의 새로운 알고리 즘을 추가하여 실험한 결과, CLB와 네트의 수에서 SIS-pga보다 약 10% 적은 값을 얻을 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제8권2호
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• pp.15-21
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• 2008

본 논문에서는 2진논리의 확장을 Galis체상에서 해석하여 확장논리에 기초한 순차디지털논리시스템과 컴퓨터구조의 핵심인 연산알고리즘을 논의하였다. 순차디지털논리시스템은 Building Block으로서 T-gate를 사용하였으며, 차순상태함수, 출력함수를 도출하여 최종 궤환이 없는 Moore Model의 순차디지털논리시스템을 구성하였다. 그리고, 컴퓨터구조에서 중요한 연산알고리즘의 핵심인 가산, 감산, 승산 및 제산 알고리즘을 유한체의 수학적 성질을 토대로 각각 도출하였다. 특히, 유한체 GF($P^m$)상에서 P=2인 경우는 기존의 2진디지털논리시스템에 적용이 용이하다는 장점이 있으며, mod2의 성질에 의해 감산 알고리즘은 가산 알고리즘과 동일하다. 제안한 방법은 기존의 2진논리를 확장할 수 있어 좀 더 효율적으로 디지털논리시스템을 구성할 수 있을 것으로 사료된다.

• 한국군사과학기술학회지
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• 제21권4호
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• pp.437-446
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• 2018

This paper describes the real-time logic implementation of orthogonal matching pursuit(OMP) algorithm for compressive sensing digital receiver. OMP contains various complex-valued linear algebra operations, such as matrix multiplication and matrix inversion, in an iterative manner. Xilinx Vivado high-level synthesis(HLS) is introduced to design the digital logic more efficiently. The real-time signal processing is realized by applying dataflow architecture allowing functions and loops to execute concurrently. Compared with the prior works, the proposed design requires 2.5 times more DSP resources, but 10 times less signal reconstruction time of $1.024{\mu}s$ with a vector of length 48 with 2 non-zero elements.

• 한국통신학회논문지
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• 제13권5호
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• pp.411-421
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• 1988

본 논문에서는 Tabular法을 이용한 CCD(charge-coupled device) 4値論理回路를 설계하는 방법을 제시하였다. 첫 번째 4値 논리함수를 수산(手算) 및 컴퓨터 프로그래밍에 의해서 분해하고 이것을 기초로 하여 Tabular法에 의한 CCD 4値회로를 실현시키는 알고리즘을 유도하였다. 이 알고리즘에 의해서 2變數 4値 논리함수를 분해(分解)해서 4개의 기본게이트에 의해서 CCD회로를 실현시켰다. 본 논문의 방법에 의하면 기존방법에 비해 동일한 함수를 실현시키는데 소자수(素子數)와 코스트가 상당히 감소됨이 밝혀졌다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3067-3069
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• 1999

In this paper, A bit processor for controlling sequence logic was implemented, using a FPGA. This processor consists of program memory interface. I/O interface, parts for instruction fetch and decode, registers, ALU, program counter and etc. This FPGA is able to execute sequence instruction during program fetch cycle, because of divided bus system, program bus and data bus. Also this bit processor has instructions set that 16bit or 32bit fixed width, so instruction decoding time and data memory interface time was reduced. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package. Finally, the benchmark was performed to prove that Our FPGA has better performance than DSP(TMS320C32-40MHz) for the sequence logic control of PLC.

• 전기학회논문지P
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• 제53권4호
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• pp.210-215
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• 2004

This paper proposes an implicit method for computing the minimum cost feedback vertex set for a graph. For an arbitrary graph, a Boolean function is derived, whose satisfying assignments directly correspond to feedback vertex sets of the graph. Importantly, cycles in the graph are never explicitly enumerated, but rather, are captured implicitly in this Boolean function. This function is then used to determine the minimum cost feedback vertex set. Even though computing the minimum cost satisfying assignment for a Boolean function remains an NP-hard problem, it is possible to exploit the advances made in the area of Boolean function representation in logic synthesis to tackle this problem efficiently in practice for even reasonably large sized graphs. The algorithm has obvious application in flip-flop selection for partial scan. The algorithm proposed in this paper is the first to obtain the MFVS solutions for many benchmark circuits.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권4호
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• pp.215-220
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• 2007

Leakage current of CMOS circuits has become a major factor in VLSI design these days. Although many circuit-level techniques have been developed, most of them require significant amount of designers' effort and are not aligned well with traditional VLSI design process. In this paper, we focus on technology mapping, which is one of the steps of logic synthesis when gates are selected from a particular library to implement a circuit. We take a radical approach to push the limit of technology mapping in its capability of suppressing leakage current: we use a probabilistic leakage (together with delay) as a cost function that drives the mapping; we consider pin reordering as one of options in the mapping; we increase the library size by employing gates with larger gate length; we employ a new flipflop that is specifically designed for low-leakage through selective increase of gate length. When all techniques are applied to several benchmark circuits, leakage saving of 46% on average is achieved with 45-nm predictive model, compared to the conventional technology mapping.

• 항공우주기술
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• 제12권2호
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• pp.131-139
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• 2013

본 논문은 소프트 CPU 기반의 소형 전장품 설계 및 개발에 대한 것을 다루고 있다. 소프트 CPU는 소프트웨어를 이용한 로직 합성을 통해서 FPGA 내부에 구성되는 마이크로 프로세서이다. 소형 전장품 개발을 위해 소프트 CPU중 Nios-II 프로세서를 적용하여 다양하고, 다시 구성할구 있고, 다시 조립 가능한 하부 모듈로 설계하고 개발하였다. 모듈 구조로 구성하기 위해서 메인 보드와 하부 보드 모두 전원과 데이터 버스가 공통으로 사용할 수 있도록 구성하였고, 선택적으로 사용할 수 있도록 하였다.