Logic Synthesis Algorithm for TLU-Type FPGA

TLU형 FPGA를 위한 기술 매핑 알고리즘

This paper describes several algorithms for technology mapping of logic functions into interesting and popular FPGAs that use look-up table memories. In order to improve the technology mapping for FPGA, some existing multi-level logic synthesis, decomposition reduction and packing techniques are analyzed and compared. And then new algorithms such as node-pair decomposition, merging fanin, unified reduction and multiple output decomposition which are used for combinational logic design, are proposed. The cost function is used to minimize the number of CLBs and edges of the network. The cost is a linear combination of each weight that is given by user. Finally we compare our new algorithm with previous logic design technique［8］. In an experimental comparison our algorithm requires 10% fewer CLB and nets than SIS-pga.

본 논문은 새로운 ASIC 구조로 최근에 관심을 모으고 있는 Table Look-Up형의 FPGA를 위한 기술 매핑에 대한 연구에 관한 것이다. 이를 위해 우선 다단계 논리 합성 , decomposition reduction, packing 등 각 설계 과정의 기존 알고리즘을 비교 분석 하였고, 각 과정에서 새로운 알고리즘을 첨가하였다. 설계 시스템의 최적화 대상인 CLB 갯수 및 네트 수의 최소화를 동시에 고려하기 위하여 사용자에 의해서 주어지는 각 요소의 가중치 선형합으로 된 비용 함수를 제안하였다. 이 비용함수를 사용하여 벤치마크 테스트를 통한 일반적인 회로에 적용성 검증, 기존 알고리즘의 성능 비교 및 개선에 대해 연구하였다. 논리 설계 합성기 구성 과정에서 Node-pair decomposition, merging fanin, unified reduction, 다출력 decomposition 등 4가지의 새로운 알고리 즘을 추가하여 실험한 결과, CLB와 네트의 수에서 SIS-pga보다 약 10% 적은 값을 얻을 수 있었다.