• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.504-511
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• 2003

논리회로 합성에서 함수의 대칭성을 이용하여 면적이나 시간 지연을 최소화하는 문제는 많은 시간동안 연구되어 왔다. 본 논문은 최근 들어 면적이나 시간지연 보다도 더 중요하게 여겨지는 전력 소모를 최소화하는데, 회로 대칭성이 어떻게 이용되는 지에 대한 연구를 소개한다. 이 논문에서 회로의 대칭성에 대한 폭넓은 정의를 소개하고, 각 대칭성간의 관계에 대해 논의하며, 각 회로의 대칭성이 어떻게 전력을 줄이는데 유용할 수 있는지에 대해 논의한다. 또한, 회로에 존재하는 주 입력(primary input)과 내부 노드사이에 존재하는 대칭성을 찾아내는 알고리즘을 소개한다. 이 논문에서 소개하는 알고리즘의 특징은 첫째, 면적이나 속도지연의 증가가 거의 없이, 전력 소모를 줄여주는 효과적인 재합성 기법이란 것이다. 둘째, 대부분의 다른 휴리스틱(heuristic) 알고리즘과는 달리, 회로의 스위칭 (switching) 양에 있어 단조 향상(monotonic improvement)을 보장한다. 이미 잘 알려진 바와 같이 CMOS 회로에서는 스위칭 양이 전력소모에 대부분을 차지하므로, 알고리즘의 적용 후에 회로가 전력 소모 면에서 계속적인 향상을 이룰 수 있게 한다는 점에서 매우 효과적이라 하겠다. 알고리즘의 효과를 검증하기 위해서, MCNC 벤치마크 회로를 이용하여 실험을 시행하였고, 실험 결과, 속도나 면적에 대한 오버헤드가 거의 없으면서 평균 12%의 전력 소모를 줄일 수 있었다.

• 한국통신학회논문지
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• 제23권6호
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• pp.1575-1582
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• 1998

본 논문에서는 연집에러에 대한 대처방안으로 효과적인 RS(Reed-Solomon) 부호를 이용한 FEC(forward error correcting) 기법에 대한 연구가 이루어졌다. RS 부호화기 및 복호화기의 ASIC 구현을 위한 회로를 수정된 유클리드 알고리듬을 사용하여 설계 및 제안하였다. 제안된 회로의 동작을 흉내내는 방법으로 C 프로그램을 작성하여, 여러 가지의 에러 및 삭제 오류가 발생한 통신 선로를 가장하여 동작을 확인하였다. 이를 바탕으로 RS 부호화기 및 복호화기의 단일칩 구현을 위한 회로를 VHDL을 사용하여 시스톨릭 어레이 형태를 사용한 파이프라인 구조로 VLSI 설계하고 로직 시뮬레이션을 통해 검증하였으며 최종적으로 회로 합성에 성공하였다.

• 융합신호처리학회논문지
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• 제1권2호
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• pp.131-137
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• 2000

본 논문은 소프트웨어 무선에 적합한 전송장치로써 로직회로에 의해 생성되어지는 디지털신호를 직접 무선으로 변환시킬 수 있는 디지털-무선 변환장치를 제안한다. 이러한 회로가 실현되어지면 변조회로, RF회로와 안테나를 1개의 간단한 디바이스로 실현할 수 있어 소프트웨어무선의 본질인 소프트웨어처리에 의한 무선의 제어를 직접 수행할 수 있게 된다. 본 논문의 디지털-무선 변환장치는 채널화용 PN코드가 부여하는 위상각도에 의해 무수히 많은 채널화를 기할 수 있으며 디지털화에 의하여 설계에 유연성을 주게 되므로 하드웨어의 비중을 최소화시키고 소프트웨어 베이스의 유연한 기능을 갖는다.

• 대한화학회지
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• 제56권2호
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• pp.236-245
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• 2012

The main mycobacterial infection in human is tuberculosis caused by Mycobacterium tuberculosis. Tuberculosis is the leading infectious cause of death in the world. Therefore there is continuing and compelling need for new and improved treatment for tuberculosis. The entire logic towards design of new compounds containing 4-hydroxy-N'-(1,3-thiazoldin- 2-yldene)benzohydrazide moiety is basically for superior antimycobacterial activity. The recent advances in QSAR and computer science have provided a systematic approach to design a structure of any compound and further, the biological activity of the compound can be predicted before synthesis. The 3D-QSAR studies for the set of 4-hydroxy-N'-(1,3-thiazoldin- 2-yldene)benzohydrazide and their derivatives were carried out by using V-life MDS (3.50). The various statistical methods such as Multiple Linear Regression (MLR), Partial Least Square Regression (PLSR), Principle Component Regression(PCR) and K nearest neighbour (kNN) were used. The kNN showed good results having cross validated $r^2$ 0.9319, $r^2$ for external test set 0.8561 and standard error of estimate 0.2195. The docking studies were carried out by using Schrodinger GLIDE module which resulted in good docking score in comparison with the standard isoniazid. The designed compounds were further subjected for synthesis and biological evaluation. Antitubercular evaluation of these compounds showed that (4.a), (4.d) and (4.g) found as potent inhibitor of H37RV.

• 한국정보과학회논문지:소프트웨어및응용
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• 제32권12호
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• pp.1178-1191
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• 2005

본 논문은 NuSCR 정형 명세 언어로 작성된 소프트웨어 요구 명세로부터 소프트웨어 고장 수목을 생성하는 방법에 대하여 제안하였다 본 연구에서 제안하는 소프트웨어 고장 수목은 소프트웨어의 구조와 동작에 대한 요구 사항을 반영하는 통합된 형태의 고장 수목으로, 안전성에 대한 복합적인 분석이 가능하다. 이러한 소프트웨어 고장 수목을 생성하기 위하여 NuSCR 정형 명세언어의 구성 요소 각각에 대한 템플릿을 정의하고, 이들 템플릿을 사용하여 소프트웨어 고장 수목을 생성하는 방법을 제안하였다. 그리고, 제안된 방법의 유용성을 평가하기 위해 현재 국내 원전계측제어시스템 개발사업단에서 개발 중인 차세대 원자력 시스템 APR1400에 사용될 원자로 보호 시스템의 핵심 트립 논리에 대하여 고장 수목을 생성하고 분석 하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.120-120
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• 2011

Graphene is a carbon based material and it has great potential of being utilized in various fields such as electronics, optics, and mechanics. In order to develop graphene-based logic systems, graphene field-effect transistor (GFET) has been extensively explored. GFET requires supporting devices, such as volatile memory, to function in an embedded logic system. As far as we understand, graphene has not been studied for volatile memory application, although several graphene non-volatile memories (GNVMs) have been reported. However, we think that these GNVM are unable to serve the logic system properly due to the very slow program/read speed. In this study, a GVM based on the GFET structure and using an engineered graphene channel is proposed. By manipulating the deposition condition, charge traps are introduced to graphene channel, which store charges temporarily, so as to enable volatile data storage for GFET. The proposed GVM shows satisfying performance in fast program/erase (P/E) and read speed. Moreover, this GVM has good compatibility with GFET in device fabrication process. This GVM can be designed to be dynamic random access memory (DRAM) in serving the logic systems application. We demonstrated GVM with the structure of FET. By manipulating the graphene synthesis process, we could engineer the charge trap density of graphene layer. In the range that our measurement system can support, we achieved a high performance of GVM in refresh (>10 ${\mu}s$) and retention time (~100 s). Because of high speed, when compared with other graphene based memory devices, GVM proposed in this study can be a strong contender for future electrical system applications.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.238-241
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• 2000

This paper describes an equalizer using the DFE (Decision Feedback Equalizer) structure, CMA. (Constant Modulus Algorithm) and LMS (Least Mean Square) algorithms. We employ high speed multipliers, square logics and many CSAs (Carry Save Adder) for high speed operations. We have developed floating-point models and fixed-point models using the COSSAP$\^$TM/ CAD tool and developed VHDL models. We have peformed logic synthesis using the SYNOPSYS$\^$TM/ CAD tool and the SAMSUNG 0.5 $\mu\textrm{m}$ standard cell library (STD80). The total number of gates is about 130,000.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.585-588
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• 2004

This paper describes design and verification of the motion estimation and compensation unit using full search algorithm. Video processor is the key device of video communication systems. Motion estimation is the key module of video processor. The technologies of motion estimation and compensation unit are the core technologies for wireless video telecommunications system, portable multimedia systems. In this design, Verilog simulator and logic synthesis tools are used for hardware design and verification. In this paper, motion estimation and compensation unit are designed using FPGA, coded in Verilog HDL, and simulated and verified using Xilinx FPGA.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.651-654
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• 2005

In this paper, we designed ECC(Elliptic Curve Cryptographic) Processor with Bus-splitting mothod for embedded SoC. ECC SIP is designed by VHDL RTL modeling, and implemented reusably through the procedure of logic synthesis, simulation and FPGA verification. To communicate with ARM9 core and SIP, we designed SIP bus functional model according to AMBA AHB specification. The design of ECC Processor for platform-based SoC is implemented using the design kit which is composed of many devices such as ARM9 RISC core, memory, UART, interrupt controller, FPGA and so on. We performed software design on the ARM9 core for SIP and peripherals control, memory address mapping and so on.

• 도시과학
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• 제6권2호
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• pp.11-16
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• 2017

Giuseppe Terragni was one of the founding member and a leading Italian Rationalist pursued a new and more rational synthesis between the nationalistic values of Italian Classicism and structural logic of the machine age. Casa Giuliani Frigerio, a four-story apartment housing in Como, is one of his last major work and is worth to investigate the composition of facades in terms of ambiguity. Unlike the Casa del Fascio, it is never possible to read an priori whole and to allow static and unified readings in a traditional alignment. Due to its misalignments found within the facades of Casa Giuliani Frigerio, it is evident to present unstable and disjunctive readings. These distinctive facades are read as layers applied onto some equally unstable underlying layer and form an ensemble of unexpected unity.