현재까지 다수의 버스 프로토콜과 구조가 발표되었지만, 대부분 공유 버스 구조를 가져 시스템 성능 저하의 원인이 되었다. 기존의 공유버스가 갖는 문제점들을 해결하기 위해 고성능의 버스 프로토콜인 SNP (SoC Network Protocol)와 버스 구조인 SNA (SoC Network Architecture)가 제안되었는데, 이를 수정/개선한 버스 구조를 제안하고자 한다. 개선된 SNA는 다중 마스터의 다중 버스 요청에 대해 다중 라우팅을 지원함으로써 성능을 향상시켰으며, 내부 라우팅 로직의 최적화로 면적을 감소시켰다. 또한 성능감소 없이 AMBA AHB 프로토콜과 완벽히 호환 가능한 XSNP(Extended SNP)를 인터페이스 프로토콜로 사용한다. 현재 라우팅 로직을 최적화하여 개선된 SNA의 하드웨어 복잡도가 크게 증가하지 않았고, 기존 SNP를 사용하는 IP는 호환성 문제나 성능 감소 없이 개선된 SNA를 통해 통신할 수 있다. 더불어, SNA는 AMBA AHB와 인터커넥트 버스 매트릭스를 대체할 수 있으며, 다중 채널을 동시에 보장하고 다양한 토플로지를 지원가능 하도록 설계되어 사용하는 IP 수에 따라 설계자에 의해 다양한 토플로지를 선택할 수 있다. 한편, SNA는 적은 수의 인터페이스 와이어를 가지기 때문에 오프 칩 버스로도 사용될 수 있다. 제안된 버스 구조는 시뮬레이션과 어플리케이션 동작을 통해 검증이 완료되었다.
본 논문에서는 공간-주파수 OFDM (SF-OFDM) 전송 다이버시티 기법을 위한 효율적인 심볼 검출 알고리즘이 제안되었다. SF-OFDM 전송 다이버시티 기법에서 부반송파의 수가 적은 경우 부채널간 간섭이 발생하게 되며, 이러한 간섭은 다이버시티 시스템의 성능을 크게 저하시킨다. 제안된 알고리즘은 부채널간 간섭을 병렬 혹은 순차적으로 제거함으로써 기존 알고리즘에 비해 큰 성능 이득을 얻는다. 컴퓨터 모의실험을 통한 비트오류율 (BER) 성능 평가 결과. 두개의 송수신 안테나를 사용하는 경우, $10^{-4}$의 BER에서 약 3 dB의 성능 이득을 얻을 수 있음을 확인하였다. 제안된 알고리즘이 적용된 심볼 검출기는 하드웨어 설계 언어를 통해 설계되었고, $0.18{\mu}m$ 1.8V CMOS 표준 셀 라이브러리를 이용하여 합성되었다. 제시된 하드웨어 구조와 함께 설계된 SF-OFDM-PIC 심볼 검출기는 약 140K개의 논리 게이트로 구성되었고, SF-OFDM-SIC 검출기는 129K개의 논리 게이트로 합성되었다.
본 논문에서는 하드웨어 상에 구현된 암호 프리미티브의 안전성을 위협할 수 있는 부채널 공격의 하나인 단순 전력 분석 (Simple Power Analysis)에 대응하는 알고리즘을 제안하고 이를 하드웨어로 구현하고자 한다. 제시하는 알고리즘은 기존에 알려진 대응 알고리즘보다 스칼라 곱셈 방법이 보다 효율적인 장점이 있다. 기존의 대응 알고리즘은 연산의 종속성 때문에 하드웨어의 장점인 병렬 처리 기법을 효율적으로 적용하기 어려운 단점이 존재한다. 이러한 단점을 보완코자 본 논문에서 제시하는 알고리즘은 동작 성능의 저하를 최소화하기 위해 역원 계산 시간 동안 곱셈 및 제곱 연산을 수행할 수 있도록 구성하였다. 또한 하드웨어 기술 언어인 VHDL(VHSIC Hardware Description Language)로 제안 알고리즘을 구현하여 성능 검증을 수행하였으며 이의 활용을 모색하였다. 하드웨어 합성은 Syplify pro7.0을 사용하였으며, 타겟 칩 Xillinx VirtexE XCV2000EFG1156을 대상으로 하였을 때 전체 등가 게이트는 60,608게이트, 최대 동작 주파수는 약 30Mhz로 산출되었다. 본 논문에서 제시한 스칼라 곱셈기는 전자 서명(Digital Signature), 암호화(Encryption) 및 복호화(Decryption), 키 교환(Key Exchange)등의 핵심 연산으로 사용될 수 있을 것으로 보이며, 자원 제약이 심한 Embedded-Micom 환경에 적용하였을 경우, 단순 전력 분석에 안전하면서 효율적인 연산 기능을 제공할 수 있을 것으로 보인다.
본 논문에서는 신경 관련 인공 전자기기를 위한 신경 자극 집적회로를 $0.18-{\mu}m$ 표준 CMOS 반도체 공정을 이용하여 설계하였다. 제안 된 신경 자극 회로는 12.8-V 전원을 사용하면서 $10-k{\Omega}$의 부하에 최대 1 mA의 전류까지 전달이 가능하다. 표준 CMOS 공정 기술로 구현을 위해서 저전압 트랜지스터만을 이용하여 설계를 하였고, 고전압에서의 안정적인 동작을 위하여 트랜지스터 스태킹 기술을 적용하였다. 또한, 신경 자극 동작 후 전하 잔여량이 남아 있지 않도록 active charge balancing회로를 포함하였다. 제안 된 단일 채널 자극 집적회로의 경우 디지털-아날로그 변환기, 전류 출력 드라이버, 레벨 시프터, 디지털 제어 부분, 그리고 active charge balancing 회로까지 모두 포함하여 전체 칩 레이아웃 면적은 $0.13mm^2$을 차지하며, 다중 채널 방식의 신경 자극 기능의 체내 이식용 인공 전자기기 시스템에 적용을 하는데 적합하다.
본 논문에서는 디지털 FM 스테레오 합성 신호 발생기(FM stereo composite signal generator)의 구현 결과를 제시하였다. 직접 디지털 주파수 합성기(DDFS)를 응용하여 단일 칩으로 디지털화 하였으며, $1.0\mu\textrm{m}$ CMOS 게이트어레이 기술로 구현하였다. 설계 결과는 시뮬레이션을 통해 신호 발생 과정을 검증하였고, 디지털 칩을 실장한 평가용 인쇄회로기판을 제작하여 신호 발생 값을 비교 분석하였다. 측정 결과 디지털-아날로그 변환기의 비트 수가 12비트일 때 신호 대 잡음비가 74dB가 측정되었으며, 이는 아날로그 회로보다 14dB 더 우수한 것이다. 범용 스테레오 입출력으로 16비트 디지털-아날로그 변환기를 사용할 경우 아날로그 방식보다 훨씬 우수한 스펙트럼 순수도를 얻을 수 있을 것으로 기대한다. 디지털 FM 스테레오 합성 신호 발생기는 신호 대 잡음비, 정확도, 튜닝 안정성,그리고 집적도측면에서 기존의 아날로그회로보다 우수한 특성을 보인다.
본 논문에서는 VLSI 회로의 내장 자체 테스트(Built-In Self-Test)를 위한 효율적인 공간 응답 압축기의 설계 방식을 제안한다. 제안하는 공간 압축기의 설계 방식은 테스트 대상 회로의 구조와는 독립적으로 적용할 수 있다. 기존의 공간 응답 압축기는 하드웨어 오버헤드(hardware overheads)가 크고, 고장 응답을 비고장 응답으로 변환시키는 에일리어싱(aliasing)에 의해 고장 검출률(fault coverage)을 감소시켰으나, 제안하는 방식에 의해 설계된 공간 응답 압축기는 기존의 방법에 비해 하드웨어 오버헤드가 작고, 고장 검출률을 감소시키지 않는다. 또한, 제안하는 방식은 일반적인 N-입력 논리 게이트로 확장이 가능하여 테스트 대상 회로의 출력 시퀸스에 따른 가장 효율적인 공간 응답 압축기를 설계할 수 있다. 제안한 설계 방식은 SUN SPARC Workstation 상에서 C 언어를 사용하여 구현하며, ISCAS'85 벤치마크 회로를 대상으로 선형 피드백 시프트 레지스터(Linear Feedback Shift Registers)에 의해 생성된 의사 랜덤(pseudo random)패턴을 입력원으로 사용하여 시뮬레이션을 수행하므로써 그 타당성과 효율성을 입증한다.
본 논문은 H.264 움직임 예측을 위해 휘도 성분과 색차 성분의 부화소를 생성하는 효율적인 부화소 보간기 회로 설계에 대해 기술한다. 제안된 구조를 기반으로 한 회로는 보간 연산을 위해 입력 데이터를 버퍼링하지 않고 수평, 수직, 대각선의 부화소 보간을 병렬로 처리한다. 휘도성분에 대한 1/2 화소, 1/4 화소 보간과 색차 성분에 대한 1/8 화소 보간을 동시에 처리하여 회로 성능을 더욱 개선하였다. 회로 크기를 줄이기 위해 본 논문에서는 병렬로 보간 연산을 처리하는데 필요한 모든 중간 데이터를 레지스터 대신 내부 SRAM에 저장하였다. 제안된 구조를 레지스터 전달 수준의 회로로 기술하였고, FPGA 보드에서 동작을 검증하였다. 또한 구현된 회로를 130nm CMOS 표준 셀 라이브러리를 이용하여 게이트 수준의 회로로 합성하였다. 합성된 회로의 크기는 20,674 게이트이고 최대 동작 주파수는 244MHz이다. 회로에 사용된 SPSRAM의 전체 크기는 3,232 비트이다. 구현된 회로는 논리 게이트와 SRAM을 포함하여 다른 논문에서 제안한 회로에 비해 크기가 작고 성능도 우수하다.
이 논문에서는 (SOI) CMOS 공정을 이용한 저전력 안테나 스위치 컨트롤러 IC가 설계되었다. 제안 된 컨트롤러는 전력 수용능력과 고조파 왜곡 성능을 향상시키기 위하여 입력 신호에 따라 안테나 스위치를 구성하는 FET소자의 게이트 단자와 바디 단자에 +VDD, GND 그리고 -VDD에 해당하는 3 가지 상태의 로직 레벨을 제공한다. 또한, 입력-결합 전류제한 링 발진기와 하드웨어 효율적인 레벨 시프터를 적용함으로서 전력소모와 하드웨어 복잡도를 크게 감소시켰다. 제안 된 회로는 +2.5 V 전원을 공급받으며 송신 모드에서 135 ${\mu}A$를 소모하며 10 ${\mu}s$의 빠른 start-up 시간을 달성하였고, 전체 면적은 $1.3mm{\times}0.5mm$로 설계되었다.
본 논문에서는 H.264/AVC 엔트로피 부호화기의 베이스라인(Baseline)과 익스텐디드(Extended) 프로파일에서 사용되는 내용 기반 가변 길이 부호화(CAVLC: Context-based Adaptive Variable Length Coding)의 하드웨어 기반 복호화기 구조를 제안한다. 기존에 제안되었던 CAVLC 복호화기 하드웨어 구조는 5단계의 블록으로 설계되어 있고, 각 블록들이 유효비트를 얻기 위해서는 컨트롤러블록과 Accumulator블록을 거쳐 구해진다. 이때 레지듀얼 계수가 많을수록 이 과정을 여러 번 반복하게 되기 때문에 복호화 효율이 떨어진다. 본 논문에서는 이러한 유효비트를 구하는 과정을 줄이기 위해 2가지 방법을 제안한다. 한 가지 방법은 5단계로 이루어져 있던 블록을 4단계의 블록으로 줄이는 것이고 다른 한 가지 방법은 컨트롤러에 의한 덧셈 연산단계를 생략함으로써 블록별 유효비트를 효율적으로 구하는 것이다. 제안된 방법을 적용한 구조에 실험한 결과 하드웨어의 크기는 비슷하면서 하나의 매크로블록을 처리하는데 요구되는 평균 사이클 수가 기존의 방식보다 약 26% 줄었고 0.18um 표준 셀 라이브러리로 합성한 결과 14.2K 게이트를 가졌다.
MOSFET, MESFET 그리고 MODFET는 Logic ULSIs, high speed ICs, RF MMICs 등에서 중요한 역할을 하고 있으며, 그것의 gate electrode, contact, interconnect 등의 물질로는 refractory metal을 이용한 CoSi2, MoSi2, TaSi2, PtSi2, TiSi2 등의 효과를 얻어내고 있다. 그중 TiSi2는 비저항이 가장 낮고, 열적 안정도가 좋으며 SAG process가 가능하므로 simpler alignment process, higher transconductance, lower source resistance 등의 장점을 동시에 만족시키고 있다. 최근 소자차원이 scale down 됨에 따라 TiSi2의 silicidation 과정에서 C49 TiSi2 phase(high resistivity, thermally unstable phase, larger grain size, base centered orthorhombic structure)의 출현과 그것을 제거하기 위한 노력이 큰 issue로 떠오르고 있다. 여러 연구 결과에 따르면 PAI(Pre-amorphization zimplantation), HTS(High Temperature Sputtering) process, Mo(Molybedenum) implasntation 등이 C49를 bypass시키고 C54 TiSi2 phase(lowest resistivity, thermally stable phase, smaller grain size, face centered orthorhombic structure)로의 transformation temperature를 줄일 수 있는 가장 효과적인 방법으로 제안되고 있지만, 아직 그 문제가 완전히 해결되지 않은 상태이며 C54 nucleation에 대한 physical mechanism을 밝히진 못하고 있다. 본 연구에서는 증착 시 기판온도의 변화(400~75$0^{\circ}C$)에 따라 silicon 위에 DC/RF magnetron sputtering 방식으로 Ti/Si film을 각각 제작하였다. 제작된 시료는 N2 분위기에서 30~120초 동안 500~85$0^{\circ}C$의 온도변화에 따라 RTA법으로 각각 one step annealing 하였다. 또한 Al을 cosputtering함으로써 Al impurity의 존재에 따른 영향을 동시에 고려해 보았다. 제작된 시료의 분석을 위해 phase transformation을 XRD로, microstructure를 TEM으로, surface topography는 SEM으로, surface microroughness는 AFM으로 측정하였으며 sheet resistance는 4-point probe로 측정하였다. 분석된 결과를 보면, 고온에서 제작된 박막에서의 C54 phase transformation temperature가 감소하는 것이 관측되었으며, Al impuritydmlwhswork 낮은온도에서의 C54 TiSi2 형성을 돕는다는 것을 알 수 있었다. 본 연구에서는 결론적으로, 고온에서 증착된 박막으로부터 열적으로 안정된 phase의 낮은 resistivity를 갖는 C54 TiSi2 형성을 보다 낮은 온도에서 one-step RTA를 통해 얻을 수 있다는 결과와 Al impurity가 존재함으로써 얻어지는 thermal budget의 효과, 그리고 그로부터 기대할 수 있는 여러 장점들을 보고하고자 한다.
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[게시일 2004년 10월 1일]
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