• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.161-164
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• 2000

The architecture of microprocessor for a embedded system should be one that can perform more tasks with fewer instruction codes. The machine codes that high-level language compiler produces are mainly composed of specific ones, and codes that have small size are more frequently used. Extended Instruction Set Architecture (EISC) was proposed for that reason. We have designed pipe-line system for 64 bit EISC microprocessor. function level simulator was made for verification of design and instruction set architecture was also verified by that simulator. The behavioral function of synthesized logic was verified by comparison with the results of cycle-based simulator.

• 대한전자공학회논문지
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• 제26권1호
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• pp.98-103
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• 1989

본 논문에서는 게이트 레벨에서 논리 최적화를 하기 위한, 새로운 시스템을 제안한다. 본 시스템은 회로의 일부분을 간략화된 등가회로로 대치하는 local transformation을 rule로 표현한 rule-based 시스템이다. 본 시스템에서는 효율적인 패턴매칭을 위해, 'rule의 일반화'와 '국소최적화'를 제안한다. Rule의 일반화는 패턴매칭시 회로탐색을 줄이기 위해 사용되며, 국소최적화는 불필요한 회로탐색을 배제하기 위해 사용된다. 또한, 불필요한 패턴매칭 시도를 줄이기 위해, 회로 패턴의 매칭순서를 rule 기술에 포함시킨다. 또한, 본 시스템을 하드웨어 컴파일러에 의해 생성된 논리회로 최적화에 적용하여, 그 효용성을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.250-253
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• 2002

We have implemented an interactive multimedia education system for C programming. The system consists of two pars. One is multimedia contents to help students better understand C language syntax, programming style, and program logic and the other is a web-based compilation support system that compiles C programs at the server side which are submitted trough Web by students and returns their execution results to the students' PC. Although there are currently some restrictions that students should replace the inputs functions such as scanf(), getc() and getch() with assignment statements or fscanf(fp, , ), since the system has been implemented using general web technologies and shareware C compiler, the education system could be one solution that education institutions seek to reduce annual immense expenditure of money on C complier.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1556-1559
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• 1987

In this paper, a new state assignment method is proposed for the implementation of the area-effective control part. Introducing the, concept of adjacency matrix to control table generated by SDL(Symbolic Description Language) hardware compiler, a state assignment method is proposed with which minimal number of flip flops and effective number of product terms can be obtained to accomplish the area-effective implementation. Also, with substituting the assigned code to state transition table, boolean equations are obtained through 2-level logic minimization. Proposed algorithm is programmed in C-language on VAX-750/UNIX and b efficiency is shown by the practical example.

• 대한전자공학회논문지
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• 제27권8호
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• pp.1201-1210
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• 1990

This paper proposes on-chip instruction and data cache memories on RISC reduced instruction set computer) architecture which supports fast instruction fetch and data read/write, and enables RISC processor under research to obtain high performance. In the execution of HLL(high level language) programs, heavily used local scalar variables are stored in large register file, but arrays, structures, and global scalar variables are difficult for compiler to allocate registers. These problems can be solved by on-chip Instruction/Data cache. And each cycle of instruction fetch, pad delay causes the lowering of the processors's performance. Cache memories are designed in CMOS technology and SRAM(static-RAM), that saves layout area and power dissipation, is used for instruction and data storage. To speed up and support RISC processor's piplined architecture efficiently, hardwired logic technology is used overall circuits i cache blocks. The schematic capture and timing simulation of proposed cache memorises are performed on Apollo DN4000 workstation using Mentor Graphics CAD tools.

• 전자공학회논문지A
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• 제33A권11호
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• pp.152-161
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• 1996

This paper descrisbes the implementation of a 20D DCT that can be used for video conference, JPEG, and MPEG-related applications. The implemented DCT consists of two 1-D DCTs and a transposed memory between them, and uses ROM-based multipliers instead of conventional ones. As the system bit length, the minimum bit length that satisfies the accuracy specified by the ITU standard H.261 was chosen through the simulations using the C language. The proposed design uses a dual port RAM for the transposed memory, and processes two bits of input-pixel data simultaneously t ospeed up addition process using two sets of ROMs. The basic system architecture was designed using th Synopsys schematic editor, and internal modules were described in VHDL and synthesized to logic level after simulation. Then, the compass silicon compiler was used to create the final lyout with 0.8um CMOS libraries, using the standard cell approach. The final layout contains about 110, 000 transistors and has a die area of 4.68mm * 4.96mm, and the system has the processing speed of about 50M pixels/sec.

• IEIE Transactions on Smart Processing and Computing
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• 제3권6호
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• pp.353-357
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• 2014

This paper, presents an efficient hardware architecture of high performance SVC(Scalable Video Coding). This platform uses dedicated hardware architecture to improve its performance. The architecture was prototyped in Verilog HDL and synthesized using the Synopsys Design Compiler with a 65nm standard cell library. At a clock frequency of 266MHz, This platform contains 2,500,000 logic gates and 750,000 memory gates. The performance of the platform is indicated by 30 frames/s of the SVC encoder Full HD($1920{\times}1080$), HD($1280{\times}720$), and D1($720{\times}480$) at 266MHz.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1787-1788
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• 2008

본 논문은 한국원전계측제어시스템(KNICS) 개발 사업의 일환으로 개발되는 안전등급 PLC(Programmable Logic Controller) 소프트웨어 개발 도구의 컴파일러에 대한 시험을 다룬다. 개발된 컴파일러에 대하여 외부 시스템과 연계하지 않고 내부에서 각 컴포넌트 별로 시험하는 컴포넌트 시험과 컴파일러 외부 시스템과 연계하여 시험하는 통합시험을 수행하였다. 시험 과정은 먼저 시험 계획 단계에서 시험 항목을 선정하고 각 항목 별로 사례와 시험 절차를 작성하며 이에 따라 시험을 수행한 결과를 분석하여 컴파일러의 수정 및 보완에 반영하는 것이다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2005년도 춘계학술대회 학술발표 논문집 제15권 제1호
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• pp.206-209
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• 2005

본 논문에서는 국내에서 상용화되고 있는 삼성전자의 SPC-10의 IEC1131-3 표준 언어(LD, SFC, FBD, ST)가 상호 호환성을 갖도록 목적 언어인 IL로 변환하여 컴파일 될 수 있는 IL 컴파일러를 개발하고자 한다. 개발하려는 IL 컴파일러는 IL언어의 활용성을 매우 높여주며, 실제네트워크 디바이스에 다운로드 하여 사용할 수 있는 IL 언어를 생성하고 실행시키는 점이 특징이다. 이 시스템은 SPC-10에서 많이 사용되는 언어를 패턴인식에 의해 클러스터링하여 자동적으로 IL 언어로 변환이 되며, 컴파일에 의해 PLC 프로그램의 동작이 가능하다. 이 시스템에서는 또한 사용자가 발생할 수 있는 문법오류는 물론 논리오류를 지능적 에이전트에 의해 검색하여 수정함으로써 최적화된 환경에서 PC 기반 제어가 가능하도록 해준다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.93-101
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• 2007

작은 면적과 저전력으로의 구현은 다양한 멀티미디어 하드웨어, 특히 모바일 환경에서 매우 중요한 요구사항이다. 본 논문은 작은 면적과 그에 따른 저전력을 목표로 H.264/AVC 인트라 예측기기 하드웨어 구조를 제안한다. 이미지 프레임을 예측하기 위해 하나의 연산기로 모든 모드 결정과 계산들이 순차적으로 수행기고 그들 중 최적의 값을 선택하는 방식이며, 그 결과로 다른 기존의 논문들 보다 더 작은 면적의 결과를 얻을 수 있었다. 제안된 구조는 Altera Excalibur device를 이용하여 검증되었고, 구현된 하드웨어 구조는 Synopsys Design Compiler와 Samsung STD130 0.18um CMOS Standard Cell Library를 이용하여 합성하였다. 합성결과 크기는 11.9k의 하드웨어 로직 게이트와 1078 byte의 내부 SRAM을 사용하고 최대 동작 주파수는 약 107MHz가 되었다. 제안한 구조는 하나의 QCIF($176\times144$ 화소) 영상 프레임을 처리하는데 879,617클록이 소요되며, 이는 QCIF 영상을 초당 121.5프레임으로 처리가 가능하며, 이는 하드웨어 기반의 실시간 H.264/AVC 부호화 시스템에 적합한 구조임을 보여준다.