• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.473-481
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• 2013

A fractional folding analog-to-digital converter (ADC) with a novel arithmetic digital encoding technique is discussed. In order to reduce the asymmetry errors of the boundary conditions for the conventional folding ADC, a structure using an odd number of folding blocks and fractional folding rate is proposed. To implement the fractional technique, a new arithmetic digital encoding technique composed of a memory and an adder is described. Further, the coding errors generated by device mismatching and other external factors are minimized, since an iterating offset self-calibration technique is adopted with a digital error correction logic. A prototype 8-bit 1GS/s ADC has been fabricated using an 1.2V 0.13 um 1-poly 6-metal CMOS process. The effective chip area is $2.1mm^2$(ADC core : $1.4mm^2$, calibration engine : $0.7mm^2$), and the power consumption is 88 mW. The measured SNDR is 46.22 dB at the conversion rate of 1 GS/s. Both values of INL and DNL are within 1 LSB.

• 천문학회보
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• 제46권1호
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• pp.29.2-29.2
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• 2021

Intracluster light (ICL) is composed of the stars diffused throughout the galaxy cluster but does not bound to any galaxy. The ICL is a ubiquitous feature of galaxy clusters and occupies a significant fraction of the total stellar mass in the cluster. Therefore, the ICL components are believed to help understand the formation and evolution of the clusters. However, in the numerical study, one needs to perform the high-resolution cosmological hydrodynamic simulations, which require an expensive calculation, to trace these low-surface brightness structures (LSB). Here, we introduce the Galaxy Replacement Technique (GRT) that focuses on implementing the gravitational evolution of the diffused ICL structures without the expensive baryonic physics. The GRT reproduces the ICL structures by a multi-resolution cosmological N-body re-simulation using a full merger tree of the cluster from a low-resolution DM-only cosmological simulation and an abundance matching model. Using the GRT, we show the preliminary results about the evolution of the ICL in the on-going simulations for the various clusters.

• 전자공학회논문지
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• 제50권1호
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• pp.137-147
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• 2013

본 논문에서는 폴딩 구조에 저항열 인터폴레이션 기법을 적용한 1.2V 8b 1GS/s CMOS folding-interpolation A/D 변환기(ADC)에 대해 논한다. 기존 폴딩 ADC가 갖는 경계조건 비대칭 오차를 최소화하기 위해 홀수개의 폴딩 블록과 프랙셔널 폴딩 비율(fractional folding rate)을 사용하는 구조를 제안한다. 또한, 프랙셔널 폴딩기법을 구현하기 위해 덧셈기를 사용하는 새로운 디지털 인코딩기법도 제안한다. 그리고 iterating offset self-calibration 기법과 디지털 오차 보정 회로를 적용하여 소자 부정합과 외부 요인에 의한 노이즈 발생을 최소화하였다. 제안하는 A/D 변환기는 1.2V 0.13um 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 $2.1mm^2$ 유효 칩 면적과(A/D 변환기 core : $1.4mm^2$, calibration engine : $0.7mm^2$), 350mW의 전력 소모를 나타내었다. 측정결과 변환속도 1GS/s에서 SNDR 46.22dB의 특성을 나타내었다. INL 과 DNL 은 자체보정회로를 통해 모두 1LSB 이내로 측정되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3215-3217
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• 1999

In this paper, a new structure of realizing switching control logic for Data Weighted Average Technique is suggested. It uses memory and adder for summing past binary input and this summed data is used to select one switch in control logic. This control logic acts in parallel regardless of resolution so increasing resolution don't affect on converting speed. In this reason, high speed and high resolution D/A converter based on Data Weighted Average Technique could be made. In this paper, 4 bits current mode thermometer code D/A converter is degined and simulated by using HSPICE. Simulated results show that new structure of D/A converter has more than 250MHz converting speed and less than 0.0003[LSB] INL error. It is very useful in low power circuit because of using 3.3 V supply voltage.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제7권3호
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• pp.220-228
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• 2001

디지털 워터마킹(digital watermarking)은 기밀 정보를 디지털 이미지 속에 삽입시켜 이미지 소유자의 저작권을 보호하는 것을 목적으로 하는 기법이다. 저작권 보호를 위한 디지털 워터마킹 기법의 안전성을 보장하기 위해서, 삽입 정보의 위치를 결정할 때 워터마킹 공격에 대한 견고성과 육안적 비구별성을 동시에 추구해야 하고, 워터마킹 알고리즘의 은닉성 대신 키의 은닉성이 보장되어 하며, 키의 사용으로 허가받지 않은 사용자의 워터마크 검출을 방지할 수 있어야 한다. 이를 위해 본 논문에서는 암호학에서 사용되는 일방향 해쉬 함수를 사용하는 워터마킹 기법을 제안한다. 일방향 해쉬 함수를 구현하기 위해 RSA 일방향 함수와 모듈라 연산을 사용한다. 제안하는 워터마킹 기법은 LSB(least significant bit) 공격과 감마 보정 공격에 대해 견고하며 육안적 비구별성(perceptual invisibility)이 높다. 제안하는 워터마킹 기법의 실제 구현 및 실험을 통한 실험 결과를 분석하여 견고성과 육안적 비구별성의 특징을 확인한다.

• The Korean Journal of Pain
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• 제10권1호
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• pp.86-88
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• 1997

Regional sympathetic blockade is the most effective treatment for reflex sympathetic dystrophy (RSD). Radiofrequency thermocoagulation provides longer duration of pain relief than local anesthetics and less complication than chemical neurolytic agents for lumbar sympathectomy. Spinal cord stimulation (SCS) is thought to be an effective modality yieding good results in treating intractable neuropathic pain. Therefore RSD might be a good indication for SCS. We treated a patient with RSD who responded well to lumbar sympathetic blockade (LSB) with radiofrequency thermocoagulation and SCS. The patient had a left ankle sprain requiring a case for the lower leg for 2 weeks. The patient suffered increasing pain and swelling on the lower part of that leg. We thought to block the lumbar sympathetic chain utillzing radiofrequency thermocoagulation 2 days after LSB with local anesthetics. The results provided accepatable pain relief (VAS $8{\rightarrow}15$) but the patient still could not walk due to remaining pain which was further aggravated by walking. After SCS, pain relief improved (VAS $5{\rightarrow}13$) and patient could walk without assistance.

• 정보보호학회논문지
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• 제26권1호
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• pp.5-15
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• 2016

전력 분석 공격은 공격자가 암호 알고리즘이 수행되는 동안 발생하는 전력 신호를 분석하여 비밀정보를 알아내는 분석 기법이다. 이러한 부채널 공격의 대응기법으로 널리 알려진 방법 중 하나는 마스킹 기법이다. 마스킹 기법은 크게 불 마스킹 형태와 산술 마스킹 형태의 두 종류로 나뉜다. 불 연산자와 산술 연산자를 사용하는 암호 알고리즘의 경우, 연산자에 따라 마스킹의 형태를 변환하는 알고리즘으로 마스킹 기법을 적용 가능하다. 본 논문에서는 기존의 방식보다 더 적은 비용의 저장 공간을 이용하는 산술 마스킹에서 불 마스킹 변환 알고리즘을 제안한다. 제안하는 변환 알고리즘은 마스킹의 최하위 비트(LSB)의 경우 불 마스킹과 산술 마스킹이 같음을 이용하여 변환하려는 비트 크기와 같은 크기만큼 저장 공간을 사용하여 참조 테이블을 구성한다. 이로 인해 기존의 변환 알고리즘과 비교해 성능 저하 없이 더 적은 비용으로 변환 알고리즘을 설계할 수 있다. 추가로 제안하는 기법을 LEA에 적용하여 기존의 기법보다 최대 26.2% 성능향상을 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.70-79
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• 2016

This paper proposes a low-power range-scaled 14b 30 MS/s pipeline-SAR composite ADC for high-performance CIS applications. The SAR ADC is employed in the first stage to alleviate a sampling-time mismatch as observed in the conventional SHA-free architecture. A range-scaling technique processes a wide input range of 3.0VP-P without thick-gate-oxide transistors under a 1.8 V supply voltage. The first- and second-stage MDACs share a single amplifier to reduce power consumption and chip area. Moreover, two separate reference voltage drivers for the first-stage SAR ADC and the remaining pipeline stages reduce a reference voltage disturbance caused by the high-speed switching noise from the SAR ADC. The measured DNL and INL of the prototype ADC in a $0.18{\mu}m$ CMOS are within 0.88 LSB and 3.28 LSB, respectively. The ADC shows a maximum SNDR of 65.4 dB and SFDR of 78.9 dB at 30 MS/s, respectively. The ADC with an active die area of $1.43mm^2$ consumes 20.5 mW at a 1.8 V supply voltage and 30 MS/s, which corresponds to a figure-of-merit (FOM) of 0.45 pJ/conversion-step.

• 융합신호처리학회논문지
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• 제20권4호
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• pp.205-211
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• 2019

스테그아날리시스(steganalysis)는 스테가노그래피(steganography)에 의해 숨겨진 데이터를 감지하고 복구하기 위한 기법이다. 스테그아날리시스 방법은 데이터 삽입 시 발생하는 시각적, 통계적 변화를 분석하여 숨겨진 데이터를 찾는다. 숨겨진 데이터를 복원하기 위해서는 어떤 스테가노그래피 방법에 의해 데이터가 숨겨졌는지를 알아야 한다. 그러므로 본 논문은 다층 분류를 통해 입력 영상에 적용된 스테가노그래피 방법을 식별하는 계층적 CNN 구조를 제안한다. 이를 위해 4개의 기본 CNN을 각각 입력 영상에 스테가노그래피 방법이 적용되었는지 여부나 서로 다른 두 스테가노그래피 방법 중에 어떤 방법이 적용되었는지를 이진 판별하도록 학습시켰으며, 학습된 CNN을 계층적으로 연결하였다. 실험 결과를 통해 제안된 계층적 CNN 구조는 4개의 서로 다른 스테가노그래피 방법인 LSB(Least Significant Bit Substitution), PVD(Pixel Value Difference), WOW(Wavelet Obtained Weights), UNIWARD(Universal Wavelet Relative Distortion)을 79%의 정확도로 식별할 수 있음을 확인하였다.